JP2000090045A - データ転送システム、ダイレクトメモリアクセス制御装置及び方法、並びに記録媒体 - Google Patents
データ転送システム、ダイレクトメモリアクセス制御装置及び方法、並びに記録媒体Info
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- JP2000090045A JP2000090045A JP10254123A JP25412398A JP2000090045A JP 2000090045 A JP2000090045 A JP 2000090045A JP 10254123 A JP10254123 A JP 10254123A JP 25412398 A JP25412398 A JP 25412398A JP 2000090045 A JP2000090045 A JP 2000090045A
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Abstract
(57)【要約】
【課題】 データ転送を効率的に行うと共に、付加回路
を設けたりＤＭＡ転送周期をプログラムで考慮したりし
なくてもバスを独占することのなくＤＭＡ方式でのデー
タ転送を可能とする。 【解決手段】 インターバル・レジスタ９には、ＤＭＡ
動作許可期間が記憶されており、この期間毎にＤＭＡ動
作イネーブル信号がＯＮ／ＯＦＦされる。ＤＭＡユニッ
ト制御部６は、ＣＰＵ１０からＯＮ状態のＤＭＡ転送要
求信号が供給されている間、ＤＭＡ動作イネーブル信号
の状態を調べ、ＯＮ状態であればシステムバス１４の使
用権をＣＰＵ１０に対して要求し、メモリ１１と入出力
装置１２、１３の間で複数のブロックを継続してデータ
転送させる。一方、ＤＭＡユニット制御部６は、ＤＭＡ
動作イネーブル信号がＯＦＦ状態となると、ＤＭＡ転送
中断信号によりデータ転送を中断すると共に、システム
バス１４の使用権をＣＰＵ１０に開放する。
を設けたりＤＭＡ転送周期をプログラムで考慮したりし
なくてもバスを独占することのなくＤＭＡ方式でのデー
タ転送を可能とする。 【解決手段】 インターバル・レジスタ９には、ＤＭＡ
動作許可期間が記憶されており、この期間毎にＤＭＡ動
作イネーブル信号がＯＮ／ＯＦＦされる。ＤＭＡユニッ
ト制御部６は、ＣＰＵ１０からＯＮ状態のＤＭＡ転送要
求信号が供給されている間、ＤＭＡ動作イネーブル信号
の状態を調べ、ＯＮ状態であればシステムバス１４の使
用権をＣＰＵ１０に対して要求し、メモリ１１と入出力
装置１２、１３の間で複数のブロックを継続してデータ
転送させる。一方、ＤＭＡユニット制御部６は、ＤＭＡ
動作イネーブル信号がＯＦＦ状態となると、ＤＭＡ転送
中断信号によりデータ転送を中断すると共に、システム
バス１４の使用権をＣＰＵ１０に開放する。
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶装置と周辺
装置間のデータ転送をダイレクトメモリアクセス（Dire
ct Memory Access：ＤＭＡ）方式で行うデータ転送シス
テム、ダイレクトメモリアクセス制御装置及び方法、並
びにダイレクトメモリアクセス制御のためのプログラム
を記録した記録媒体に関する。
装置間のデータ転送をダイレクトメモリアクセス（Dire
ct Memory Access：ＤＭＡ）方式で行うデータ転送シス
テム、ダイレクトメモリアクセス制御装置及び方法、並
びにダイレクトメモリアクセス制御のためのプログラム
を記録した記録媒体に関する。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションなどに利用されているプロセッサでは、一般に、
主記憶装置と周辺装置との間のデータ転送にＤＭＡ方式
を用いている。ＤＭＡ方式では、ＣＰＵはＤＭＡコント
ローラにデータ転送要求を送れば、主記憶装置と周辺装
置との間のデータ転送はＤＭＡコントローラが制御する
こととなり、ＣＰＵはデータ転送に介在する必要がな
く、他の処理を行うことができるものである。
ションなどに利用されているプロセッサでは、一般に、
主記憶装置と周辺装置との間のデータ転送にＤＭＡ方式
を用いている。ＤＭＡ方式では、ＣＰＵはＤＭＡコント
ローラにデータ転送要求を送れば、主記憶装置と周辺装
置との間のデータ転送はＤＭＡコントローラが制御する
こととなり、ＣＰＵはデータ転送に介在する必要がな
く、他の処理を行うことができるものである。
【０００３】ＤＭＡ方式において、データ転送を高速化
するため、連続するメモリアドレスにわたって一連のデ
ータ転送を実行するバースト転送モードと呼ばれるもの
がある。ところが、ＤＭＡ方式においては、ＣＰＵとＤ
ＭＡコントローラとがバスを共有しており、通常、バス
の使用権の取得はＣＰＵよりもＤＭＡコントローラの方
が強いので、バースト転送モードによった場合には、Ｄ
ＭＡコントローラがバスの使用権を独占してしまい、Ｃ
ＰＵが割り込み処理にてデータ転送を行うことができ
ず、データを損失してしまうということが生じうる。
するため、連続するメモリアドレスにわたって一連のデ
ータ転送を実行するバースト転送モードと呼ばれるもの
がある。ところが、ＤＭＡ方式においては、ＣＰＵとＤ
ＭＡコントローラとがバスを共有しており、通常、バス
の使用権の取得はＣＰＵよりもＤＭＡコントローラの方
が強いので、バースト転送モードによった場合には、Ｄ
ＭＡコントローラがバスの使用権を独占してしまい、Ｃ
ＰＵが割り込み処理にてデータ転送を行うことができ
ず、データを損失してしまうということが生じうる。
【０００４】このようにバスの使用権をＤＭＡコントロ
ーラが独占することを避けるため、ＤＭＡ方式でのデー
タ転送には、シングル転送モードと呼ばれるものもあ
る。しかし、シングル転送モードでは、ＤＭＡコントロ
ーラは、１ブロックのデータの転送を終了する度に、Ｃ
ＰＵにバスを開放するため、特にＤＭＡ転送するデータ
量が大きい場合には、主記憶装置と周辺装置間でのデー
タ転送を終了するまでに時間がかかり、データ転送を効
率的に行えないという問題がある。
ーラが独占することを避けるため、ＤＭＡ方式でのデー
タ転送には、シングル転送モードと呼ばれるものもあ
る。しかし、シングル転送モードでは、ＤＭＡコントロ
ーラは、１ブロックのデータの転送を終了する度に、Ｃ
ＰＵにバスを開放するため、特にＤＭＡ転送するデータ
量が大きい場合には、主記憶装置と周辺装置間でのデー
タ転送を終了するまでに時間がかかり、データ転送を効
率的に行えないという問題がある。
【０００５】そこで、バースト転送モードでデータ転送
を行いつつ、割り込み発生時にＣＰＵにバスを開放する
ことができるＤＭＡコントローラが、特開平４−３０６
７４５号公報にて提案されている。すなわち、このＤＭ
Ａコントローラは、データ転送中に割り込み信号が入る
と、ＤＭＡによるデータ転送を中断し、ＣＰＵに所定の
信号を送ってバスを開放する。これにより、ＣＰＵが直
ちに割り込み処理に取りかかることができる。
を行いつつ、割り込み発生時にＣＰＵにバスを開放する
ことができるＤＭＡコントローラが、特開平４−３０６
７４５号公報にて提案されている。すなわち、このＤＭ
Ａコントローラは、データ転送中に割り込み信号が入る
と、ＤＭＡによるデータ転送を中断し、ＣＰＵに所定の
信号を送ってバスを開放する。これにより、ＣＰＵが直
ちに割り込み処理に取りかかることができる。
【０００６】ＣＰＵが割り込み処理を行っている間、Ｄ
ＭＡコントローラにおいて、ＤＭＡ実行セットフラグを
セット状態のままとしておき、レングスカウンタ、ソー
スアドレス発生部、ディスティネーションアドレス発生
部は、データ転送の中断直前のデータ（パラメータ）を
保持し続ける。そして、割り込み処理が終了して、ＣＰ
ＵからＤＭＡ実行指令信号が与えられると、ＤＭＡコン
トローラの制御部はＤＭＡ実行フラグ（ここでは、セッ
ト状態）を参照し、このフラグの状態に従って中断直前
のパラメータを基に、データ転送を再開する。
ＭＡコントローラにおいて、ＤＭＡ実行セットフラグを
セット状態のままとしておき、レングスカウンタ、ソー
スアドレス発生部、ディスティネーションアドレス発生
部は、データ転送の中断直前のデータ（パラメータ）を
保持し続ける。そして、割り込み処理が終了して、ＣＰ
ＵからＤＭＡ実行指令信号が与えられると、ＤＭＡコン
トローラの制御部はＤＭＡ実行フラグ（ここでは、セッ
ト状態）を参照し、このフラグの状態に従って中断直前
のパラメータを基に、データ転送を再開する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報に記載のＤＭＡコントローラには、次のような問題点
があった。例えば、センサが一定期間ＯＮしたらとか、
複数の条件が真となったらとかいうイベント毎にＣＰＵ
による処理が必要な場合には、それを割り込み処理とし
て行うには、ハードウェアによる回路を設け、その回路
でイベントを認識し、割り込み信号としてＣＰＵ及びＤ
ＭＡコントローラに入力する必要があった。このため、
回路が大型となり、高コストとなるという問題があっ
た。
報に記載のＤＭＡコントローラには、次のような問題点
があった。例えば、センサが一定期間ＯＮしたらとか、
複数の条件が真となったらとかいうイベント毎にＣＰＵ
による処理が必要な場合には、それを割り込み処理とし
て行うには、ハードウェアによる回路を設け、その回路
でイベントを認識し、割り込み信号としてＣＰＵ及びＤ
ＭＡコントローラに入力する必要があった。このため、
回路が大型となり、高コストとなるという問題があっ
た。
【０００８】また、割り込み処理をソフトウェアで処理
する場合には、イベントが起こる周期に合わせてＤＭＡ
転送回数を設定し、この転送回数でデータ転送を終了
し、バスをＣＰＵに開放しなくてはならない。このた
め、プログラムの作成時に、これらの配慮が必要とな
り、そのプログラムを作成するプログラマに負担がかか
るという問題点があった。
する場合には、イベントが起こる周期に合わせてＤＭＡ
転送回数を設定し、この転送回数でデータ転送を終了
し、バスをＣＰＵに開放しなくてはならない。このた
め、プログラムの作成時に、これらの配慮が必要とな
り、そのプログラムを作成するプログラマに負担がかか
るという問題点があった。
【０００９】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、データ転送を効率的に行
うと共に、付加回路を設けたりＤＭＡ転送周期をプログ
ラムで考慮したりしなくてもバスを独占することなくＤ
ＭＡ方式でのデータ転送を可能とするデータ転送システ
ム、ダイレクトメモリアクセス制御装置及び方法、並び
にダイレクトメモリアクセス制御のためのプログラムを
記録した記録媒体を提供することを目的とする。
るためになされたものであり、データ転送を効率的に行
うと共に、付加回路を設けたりＤＭＡ転送周期をプログ
ラムで考慮したりしなくてもバスを独占することなくＤ
ＭＡ方式でのデータ転送を可能とするデータ転送システ
ム、ダイレクトメモリアクセス制御装置及び方法、並び
にダイレクトメモリアクセス制御のためのプログラムを
記録した記録媒体を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるデータ転送システム
は、バスにそれぞれ接続されたプロセッサと、主記憶装
置と、周辺装置と、前記プロセッサと前記バスの使用権
を競合し、前記主記憶装置と前記周辺装置との間の前記
バスを介したデータ転送を制御するダイレクトメモリア
クセス制御装置とを備え、前記ダイレクトメモリアクセ
ス制御装置は、所定の周期毎にオン状態とオフ状態とが
繰り返されるダイレクトメモリアクセスイネーブル信号
を発生するダイレクトメモリアクセスイネーブル信号発
生手段と、前記主記憶装置と前記周辺装置との間のダイ
レクトメモリアクセスによるデータ転送が外部から要求
されているときに、前記ダイレクトメモリアクセスイネ
ーブル信号の状態を判別する信号状態判別手段と、前記
信号状態判別手段が前記ダイレクトメモリアクセスイネ
ーブル信号がオン状態になったと判別しているときに、
前記バスの使用権を獲得するバス使用権獲得手段と、前
記バス使用権獲得手段が前記バスの使用権を獲得してい
るときに、前記主記憶装置と前記周辺装置との間で要求
に従ってデータ転送をさせるデータ転送手段と、前記信
号状態判別手段が前記ダイレクトメモリアクセスイネー
ブル信号がオフ状態になったと判別したときに、獲得し
ている前記バスの使用権を前記プロセッサに開放するバ
ス使用権開放手段とを備えることを特徴とする。
め、本発明の第１の観点にかかるデータ転送システム
は、バスにそれぞれ接続されたプロセッサと、主記憶装
置と、周辺装置と、前記プロセッサと前記バスの使用権
を競合し、前記主記憶装置と前記周辺装置との間の前記
バスを介したデータ転送を制御するダイレクトメモリア
クセス制御装置とを備え、前記ダイレクトメモリアクセ
ス制御装置は、所定の周期毎にオン状態とオフ状態とが
繰り返されるダイレクトメモリアクセスイネーブル信号
を発生するダイレクトメモリアクセスイネーブル信号発
生手段と、前記主記憶装置と前記周辺装置との間のダイ
レクトメモリアクセスによるデータ転送が外部から要求
されているときに、前記ダイレクトメモリアクセスイネ
ーブル信号の状態を判別する信号状態判別手段と、前記
信号状態判別手段が前記ダイレクトメモリアクセスイネ
ーブル信号がオン状態になったと判別しているときに、
前記バスの使用権を獲得するバス使用権獲得手段と、前
記バス使用権獲得手段が前記バスの使用権を獲得してい
るときに、前記主記憶装置と前記周辺装置との間で要求
に従ってデータ転送をさせるデータ転送手段と、前記信
号状態判別手段が前記ダイレクトメモリアクセスイネー
ブル信号がオフ状態になったと判別したときに、獲得し
ている前記バスの使用権を前記プロセッサに開放するバ
ス使用権開放手段とを備えることを特徴とする。
【００１１】上記データ転送システムでは、ダイレクト
メモリアクセス制御装置は、ダイレクトメモリアクセス
イネーブル信号に従って、周期的にバスの使用権を獲得
し、プロセッサに開放する。データ転送手段は、ダイレ
クトメモリアクセスイネーブル信号がオン状態になって
いれば、バスの使用権を獲得し続け、複数ブロックのデ
ータ転送を継続して行うことも可能である。このため、
主記憶装置と周辺装置との間のデータ転送を効率的に行
うことができる。
メモリアクセス制御装置は、ダイレクトメモリアクセス
イネーブル信号に従って、周期的にバスの使用権を獲得
し、プロセッサに開放する。データ転送手段は、ダイレ
クトメモリアクセスイネーブル信号がオン状態になって
いれば、バスの使用権を獲得し続け、複数ブロックのデ
ータ転送を継続して行うことも可能である。このため、
主記憶装置と周辺装置との間のデータ転送を効率的に行
うことができる。
【００１２】また、ダイレクトメモリアクセスイネーブ
ル信号がオフ状態となれば、バスの使用権がプロセッサ
に開放されるため、一連のデータ転送の途中でプロセッ
サに割り込みが生じたとしても、一連のデータ転送の終
了を待つことなく、プロセッサがその割り込み処理を行
えることとなる。さらに、一連のデータ転送途中でのバ
スの使用権の開放のため、データ転送の周期を考慮する
必要もなく、プログラムの作成が容易になる。なお、ダ
イレクトメモリアクセス制御装置が有する各手段は、ソ
フトウェア的に実現することも可能である。
ル信号がオフ状態となれば、バスの使用権がプロセッサ
に開放されるため、一連のデータ転送の途中でプロセッ
サに割り込みが生じたとしても、一連のデータ転送の終
了を待つことなく、プロセッサがその割り込み処理を行
えることとなる。さらに、一連のデータ転送途中でのバ
スの使用権の開放のため、データ転送の周期を考慮する
必要もなく、プログラムの作成が容易になる。なお、ダ
イレクトメモリアクセス制御装置が有する各手段は、ソ
フトウェア的に実現することも可能である。
【００１３】上記目的を達成するため、本発明の第２の
観点にかかるダイレクトメモリアクセス制御装置は、プ
ロセッサとバスの使用権を競合し、主記憶装置と周辺装
置との間の前記バスを介したデータ転送を制御するダイ
レクトメモリアクセス制御装置であって、所定の周期毎
にオン状態とオフ状態とが繰り返されるダイレクトメモ
リアクセスイネーブル信号を発生するダイレクトメモリ
アクセスイネーブル信号発生手段と、前記主記憶装置と
前記周辺装置との間のダイレクトメモリアクセスによる
データ転送が外部から要求されているときに、前記ダイ
レクトメモリアクセスイネーブル信号の状態を判別する
信号状態判別手段と、前記信号状態判別手段が前記ダイ
レクトメモリアクセスイネーブル信号がオン状態になっ
たと判別しているときに、前記バスの使用権を獲得する
バス使用権獲得手段と、前記バス使用権獲得手段が前記
バスの使用権を獲得しているときに、前記主記憶装置と
前記周辺装置との間で要求に従ってデータ転送をさせる
データ転送手段と、前記信号状態判別手段が前記ダイレ
クトメモリアクセスイネーブル信号がオフ状態になった
と判別したときに、獲得している前記バスの使用権を前
記プロセッサに開放するバス使用権開放手段とを備える
ことを特徴とする。
観点にかかるダイレクトメモリアクセス制御装置は、プ
ロセッサとバスの使用権を競合し、主記憶装置と周辺装
置との間の前記バスを介したデータ転送を制御するダイ
レクトメモリアクセス制御装置であって、所定の周期毎
にオン状態とオフ状態とが繰り返されるダイレクトメモ
リアクセスイネーブル信号を発生するダイレクトメモリ
アクセスイネーブル信号発生手段と、前記主記憶装置と
前記周辺装置との間のダイレクトメモリアクセスによる
データ転送が外部から要求されているときに、前記ダイ
レクトメモリアクセスイネーブル信号の状態を判別する
信号状態判別手段と、前記信号状態判別手段が前記ダイ
レクトメモリアクセスイネーブル信号がオン状態になっ
たと判別しているときに、前記バスの使用権を獲得する
バス使用権獲得手段と、前記バス使用権獲得手段が前記
バスの使用権を獲得しているときに、前記主記憶装置と
前記周辺装置との間で要求に従ってデータ転送をさせる
データ転送手段と、前記信号状態判別手段が前記ダイレ
クトメモリアクセスイネーブル信号がオフ状態になった
と判別したときに、獲得している前記バスの使用権を前
記プロセッサに開放するバス使用権開放手段とを備える
ことを特徴とする。
【００１４】上記ダイレクトメモリアクセス制御装置に
おいて、前記ダイレクトメモリアクセスイネーブル信号
の所定の周期は、前記主記憶装置と前記周辺装置との間
で１ブロックのデータを転送するのに必要な期間の少な
くとも２倍あることを好適とする。この場合、前記デー
タ転送手段は、前記バス使用権獲得手段が前記バスの使
用権を獲得している間、複数のブロックのデータ転送を
継続して行わせることができる。
おいて、前記ダイレクトメモリアクセスイネーブル信号
の所定の周期は、前記主記憶装置と前記周辺装置との間
で１ブロックのデータを転送するのに必要な期間の少な
くとも２倍あることを好適とする。この場合、前記デー
タ転送手段は、前記バス使用権獲得手段が前記バスの使
用権を獲得している間、複数のブロックのデータ転送を
継続して行わせることができる。
【００１５】上記ダイレクトメモリアクセス制御装置
は、前記ダイレクトメモリアクセスイネーブル信号のオ
ン状態とオフ状態との繰り返し周期を外部から受け取る
周期受信手段と、前記周期受信手段が受信した前記繰り
返し周期を記憶する周期記憶手段とをさらに備えてもよ
い。この場合、前記ダイレクトメモリアクセスイネーブ
ル信号発生手段は、前記周期記憶手段に記憶されている
前記繰り返し周期に従ってオン状態とオフ状態とが繰り
返されるダイレクトメモリアクセスイネーブル信号を発
生するものとすることができる。
は、前記ダイレクトメモリアクセスイネーブル信号のオ
ン状態とオフ状態との繰り返し周期を外部から受け取る
周期受信手段と、前記周期受信手段が受信した前記繰り
返し周期を記憶する周期記憶手段とをさらに備えてもよ
い。この場合、前記ダイレクトメモリアクセスイネーブ
ル信号発生手段は、前記周期記憶手段に記憶されている
前記繰り返し周期に従ってオン状態とオフ状態とが繰り
返されるダイレクトメモリアクセスイネーブル信号を発
生するものとすることができる。
【００１６】上記目的を達成するため、本発明の第３の
観点にかかるダイレクトメモリアクセス制御方法は、プ
ロセッサとバスの使用権を競合し、主記憶装置と周辺装
置との間の前記バスを介したデータ転送を制御するダイ
レクトメモリアクセス制御方法であって、所定の周期毎
にオン状態とオフ状態とが繰り返されるダイレクトメモ
リアクセスイネーブル信号を発生するダイレクトメモリ
アクセスイネーブル信号発生ステップと、前記主記憶装
置と前記周辺装置との間のダイレクトメモリアクセスに
よるデータ転送が外部から要求されているときに、前記
ダイレクトメモリアクセスイネーブル信号の状態を判別
する信号状態判別ステップと、前記信号状態判別ステッ
プで前記ダイレクトメモリアクセスイネーブル信号がオ
ン状態になったと判別しているときに、前記バスの使用
権を獲得するバス使用権獲得ステップと、前記バス使用
権獲得ステップで前記バスの使用権を獲得したときに、
前記主記憶装置と前記周辺装置との間で要求に従ってデ
ータ転送をさせるデータ転送ステップと、前記信号状態
判別ステップで前記ダイレクトメモリアクセスイネーブ
ル信号がオフ状態になったと判別したときに、獲得して
いる前記バスの使用権を前記プロセッサに開放するバス
使用権開放ステップとを含むことを特徴とする。
観点にかかるダイレクトメモリアクセス制御方法は、プ
ロセッサとバスの使用権を競合し、主記憶装置と周辺装
置との間の前記バスを介したデータ転送を制御するダイ
レクトメモリアクセス制御方法であって、所定の周期毎
にオン状態とオフ状態とが繰り返されるダイレクトメモ
リアクセスイネーブル信号を発生するダイレクトメモリ
アクセスイネーブル信号発生ステップと、前記主記憶装
置と前記周辺装置との間のダイレクトメモリアクセスに
よるデータ転送が外部から要求されているときに、前記
ダイレクトメモリアクセスイネーブル信号の状態を判別
する信号状態判別ステップと、前記信号状態判別ステッ
プで前記ダイレクトメモリアクセスイネーブル信号がオ
ン状態になったと判別しているときに、前記バスの使用
権を獲得するバス使用権獲得ステップと、前記バス使用
権獲得ステップで前記バスの使用権を獲得したときに、
前記主記憶装置と前記周辺装置との間で要求に従ってデ
ータ転送をさせるデータ転送ステップと、前記信号状態
判別ステップで前記ダイレクトメモリアクセスイネーブ
ル信号がオフ状態になったと判別したときに、獲得して
いる前記バスの使用権を前記プロセッサに開放するバス
使用権開放ステップとを含むことを特徴とする。
【００１７】上記目的を達成するため、本発明の第４の
観点にかかるコンピュータ読み取り可能な記録媒体は、
プロセッサとバスの使用権を競合し、主記憶装置と周辺
装置との間の前記バスを介したデータ転送を制御するプ
ログラムを記録するものであって、所定の周期毎にオン
状態とオフ状態とが繰り返されるダイレクトメモリアク
セスイネーブル信号を発生するダイレクトメモリアクセ
スイネーブル信号発生ステップと、前記主記憶装置と前
記周辺装置との間のダイレクトメモリアクセスによるデ
ータ転送が外部から要求されているときに、前記ダイレ
クトメモリアクセスイネーブル信号の状態を判別する信
号状態判別ステップと、前記信号状態判別ステップで前
記ダイレクトメモリアクセスイネーブル信号がオン状態
になったと判別しているときに、前記バスの使用権を獲
得するバス使用権獲得ステップと、前記バス使用権獲得
ステップで前記バスの使用権を獲得したときに、前記主
記憶装置と前記周辺装置との間で要求に従ってデータ転
送をさせるデータ転送ステップと、前記信号状態判別ス
テップで前記ダイレクトメモリアクセスイネーブル信号
がオフ状態になったと判別したときに、獲得している前
記バスの使用権を前記プロセッサに開放するバス使用権
開放ステップとを実行するプログラムを記録することを
特徴とする。
観点にかかるコンピュータ読み取り可能な記録媒体は、
プロセッサとバスの使用権を競合し、主記憶装置と周辺
装置との間の前記バスを介したデータ転送を制御するプ
ログラムを記録するものであって、所定の周期毎にオン
状態とオフ状態とが繰り返されるダイレクトメモリアク
セスイネーブル信号を発生するダイレクトメモリアクセ
スイネーブル信号発生ステップと、前記主記憶装置と前
記周辺装置との間のダイレクトメモリアクセスによるデ
ータ転送が外部から要求されているときに、前記ダイレ
クトメモリアクセスイネーブル信号の状態を判別する信
号状態判別ステップと、前記信号状態判別ステップで前
記ダイレクトメモリアクセスイネーブル信号がオン状態
になったと判別しているときに、前記バスの使用権を獲
得するバス使用権獲得ステップと、前記バス使用権獲得
ステップで前記バスの使用権を獲得したときに、前記主
記憶装置と前記周辺装置との間で要求に従ってデータ転
送をさせるデータ転送ステップと、前記信号状態判別ス
テップで前記ダイレクトメモリアクセスイネーブル信号
がオフ状態になったと判別したときに、獲得している前
記バスの使用権を前記プロセッサに開放するバス使用権
開放ステップとを実行するプログラムを記録することを
特徴とする。
【００１８】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１９】図１は、この実施の形態に適用されるコン
ピュータ装置の構成を示すブロック図である。図示する
ように、このコンピュータ装置は、システムバス１４に
それぞれ接続された、ＣＰＵ（Central Processing Uni
t）１０と、メモリ１１と、入出力装置（Ｉ／Ｏ）１
２、１３と、ＤＭＡコントローラ１５とから構成されて
いる。
ピュータ装置の構成を示すブロック図である。図示する
ように、このコンピュータ装置は、システムバス１４に
それぞれ接続された、ＣＰＵ（Central Processing Uni
t）１０と、メモリ１１と、入出力装置（Ｉ／Ｏ）１
２、１３と、ＤＭＡコントローラ１５とから構成されて
いる。
【００２０】ＣＰＵ１０は、システムバス１４の使用権
をＣＰＵ１０自身とＤＭＡコントローラ１５とのいずれ
に与えるかを調停する。ＣＰＵ１０は、また、メモリ１
１に格納されている命令の一部を格納するキャッシュメ
モリを有し、ＤＭＡコントローラ１５がシステムバスの
使用権を獲得しているときでも、このキャッシュメモリ
中の命令を実行することができる。ＣＰＵ１０は、所定
の命令に実行或いはキャッシュミスなどによりシステム
バス１４の使用権が必要となる。
をＣＰＵ１０自身とＤＭＡコントローラ１５とのいずれ
に与えるかを調停する。ＣＰＵ１０は、また、メモリ１
１に格納されている命令の一部を格納するキャッシュメ
モリを有し、ＤＭＡコントローラ１５がシステムバスの
使用権を獲得しているときでも、このキャッシュメモリ
中の命令を実行することができる。ＣＰＵ１０は、所定
の命令に実行或いはキャッシュミスなどによりシステム
バス１４の使用権が必要となる。
【００２１】メモリ１１は、半導体メモリなどによって
構成され、ＣＰＵ１０が実行するプログラムやプログラ
ムの実行に必要となるデータを格納する。入出力装置１
２、１３は、例えば、磁気ディスク装置、プリンタ、或
いは外部のネットワークとの通信を行う通信装置などに
よって構成される。
構成され、ＣＰＵ１０が実行するプログラムやプログラ
ムの実行に必要となるデータを格納する。入出力装置１
２、１３は、例えば、磁気ディスク装置、プリンタ、或
いは外部のネットワークとの通信を行う通信装置などに
よって構成される。
【００２２】ＤＭＡコントローラ１５は、メモリ１１と
入出力装置１２、１３との間のＤＭＡデータ転送を制御
するもので、それぞれ専用のハードウェアによって構成
されるバス・インタフェース部１と、アドレス制御部２
と、転送アドレス・レジスタ３と、カウント制御部４
と、転送回数・レジスタ５と、ＤＭＡユニット制御部６
と、制御・レジスタ７と、イネーブル制御部８と、イン
ターバル・レジスタ９とを備えている。
入出力装置１２、１３との間のＤＭＡデータ転送を制御
するもので、それぞれ専用のハードウェアによって構成
されるバス・インタフェース部１と、アドレス制御部２
と、転送アドレス・レジスタ３と、カウント制御部４
と、転送回数・レジスタ５と、ＤＭＡユニット制御部６
と、制御・レジスタ７と、イネーブル制御部８と、イン
ターバル・レジスタ９とを備えている。
【００２３】バス・インタフェース部１は、各レジスタ
３、５、７、９のデータをリード／ライトする。バス／
インタフェース部１は、アドレス制御部２から受け取っ
たアドレスへ転送すべきデータをリード／ライトするた
めの制御信号の出力し、このデータの転送時に、メモリ
１１または入出力装置１２、１３から読み出したデータ
を保持し、このデータを出力してメモリ１１または入出
力装置１２、１３に書き込む。
３、５、７、９のデータをリード／ライトする。バス／
インタフェース部１は、アドレス制御部２から受け取っ
たアドレスへ転送すべきデータをリード／ライトするた
めの制御信号の出力し、このデータの転送時に、メモリ
１１または入出力装置１２、１３から読み出したデータ
を保持し、このデータを出力してメモリ１１または入出
力装置１２、１３に書き込む。
【００２４】アドレス制御部２は、転送アドレス・レジ
スタ３に格納されているデータの転送元及び転送先のア
ドレスを、データのリード／ライト動作に合わせてバス
・インタフェース部１に出力する。アドレス制御部２
は、転送アドレス・レジスタ３に格納されているデータ
の転送元及び転送先のアドレスを、データの転送に合わ
せて変化（インクリメントまたはデクリメント）させる
スタ３に格納されているデータの転送元及び転送先のア
ドレスを、データのリード／ライト動作に合わせてバス
・インタフェース部１に出力する。アドレス制御部２
は、転送アドレス・レジスタ３に格納されているデータ
の転送元及び転送先のアドレスを、データの転送に合わ
せて変化（インクリメントまたはデクリメント）させる
【００２５】転送アドレス・レジスタ３は、ＤＭＡ転送
要求信号に先だってシステムバス１４を介してＣＰＵ１
０から渡された、転送すべきデータの転送元のアドレス
（メモリ１１及び入出力装置１２、１３のいずれか）と
転送先のアドレス（入出力装置１２、１３及びメモリ１
１のいずれか）とを格納する。
要求信号に先だってシステムバス１４を介してＣＰＵ１
０から渡された、転送すべきデータの転送元のアドレス
（メモリ１１及び入出力装置１２、１３のいずれか）と
転送先のアドレス（入出力装置１２、１３及びメモリ１
１のいずれか）とを格納する。
【００２６】カウント制御部４は、リード／ライト動作
の回数、すなわち転送されたデータのブロックの個数を
カウントする。カウント制御部４は、カウントしたリー
ド／ライト動作の回数が転送回数・レジスタ５に格納さ
れている値と等しくなったときに、データの転送を終了
させ、ＤＭＡ転送終了信号をＣＰＵ１０に出力する。転
送回数・レジスタ５は、ＤＭＡ転送要求信号に従ってシ
ステムバス１４を介してＣＰＵ１０から渡された、リー
ド／ライト動作の回数、すなわち転送すべきデータの個
数を格納する。
の回数、すなわち転送されたデータのブロックの個数を
カウントする。カウント制御部４は、カウントしたリー
ド／ライト動作の回数が転送回数・レジスタ５に格納さ
れている値と等しくなったときに、データの転送を終了
させ、ＤＭＡ転送終了信号をＣＰＵ１０に出力する。転
送回数・レジスタ５は、ＤＭＡ転送要求信号に従ってシ
ステムバス１４を介してＣＰＵ１０から渡された、リー
ド／ライト動作の回数、すなわち転送すべきデータの個
数を格納する。
【００２７】ＤＭＡユニット制御部６は、ＣＰＵ１０か
らのＤＭＡ転送要求信号を受け付け、制御・レジスタ７
に格納されている転送モードに従って、メモリ１１と入
出力装置１２、１３との間のデータ転送を制御する。Ｄ
ＭＡユニット制御部６は、後述するＤＭＡ動作イネーブ
ル信号の状態に従ってバス使用要求信号をＯＮ状態また
はＯＦＦ状態にしてＣＰＵ１０に出力し、このバス使用
要求信号の状態によってデータ転送を行わせるために必
要となるシステムバス１４の使用権の獲得をＣＰＵ１０
に対して要求する。
らのＤＭＡ転送要求信号を受け付け、制御・レジスタ７
に格納されている転送モードに従って、メモリ１１と入
出力装置１２、１３との間のデータ転送を制御する。Ｄ
ＭＡユニット制御部６は、後述するＤＭＡ動作イネーブ
ル信号の状態に従ってバス使用要求信号をＯＮ状態また
はＯＦＦ状態にしてＣＰＵ１０に出力し、このバス使用
要求信号の状態によってデータ転送を行わせるために必
要となるシステムバス１４の使用権の獲得をＣＰＵ１０
に対して要求する。
【００２８】制御レジスタ７は、ＤＭＡ転送要求信号に
先だってシステムバス１４を介してＣＰＵ１０から渡さ
れた転送モード（シングル転送モードまたはバースト転
送モード）を格納する。
先だってシステムバス１４を介してＣＰＵ１０から渡さ
れた転送モード（シングル転送モードまたはバースト転
送モード）を格納する。
【００２９】イネーブル制御部８は、インターバル・レ
ジスタ９に格納された周期及びＤＭＡ動作許可期間に応
じてＤＭＡ動作イネーブル信号をＯＮにする。イネーブ
ル制御部８は、ＤＭＡイネーブル信号をＤＭＡユニット
制御部６に供給し、ＤＭＡ方式によるデータ転送の期間
に制限をかける。イネーブル制御部８は、イネーブル制
御ＯＮ／ＯＦＦビットがＯＮで、インターバル・レジス
タ９に周期及びＤＭＡ動作許可期間が格納されていると
きに、ＤＭＡ動作イネーブル信号をＯＮにする。なお、
イネーブル制御ＯＮ／ＯＦＦビットがＯＦＦの時は、Ｄ
ＭＡ動作イネーブル信号はＯＮ状態になる。
ジスタ９に格納された周期及びＤＭＡ動作許可期間に応
じてＤＭＡ動作イネーブル信号をＯＮにする。イネーブ
ル制御部８は、ＤＭＡイネーブル信号をＤＭＡユニット
制御部６に供給し、ＤＭＡ方式によるデータ転送の期間
に制限をかける。イネーブル制御部８は、イネーブル制
御ＯＮ／ＯＦＦビットがＯＮで、インターバル・レジス
タ９に周期及びＤＭＡ動作許可期間が格納されていると
きに、ＤＭＡ動作イネーブル信号をＯＮにする。なお、
イネーブル制御ＯＮ／ＯＦＦビットがＯＦＦの時は、Ｄ
ＭＡ動作イネーブル信号はＯＮ状態になる。
【００３０】インターバル・レジスタ９は、イネーブル
制御部８によって参照されるイネーブル制御ＯＮ／ＯＦ
Ｆビットを有している。インターバル・レジスタ９は、
システムの初期化時などにシステムバス１４を介してＣ
ＰＵ１０から予め渡された周期及びＤＭＡ動作許可期間
を格納する。
制御部８によって参照されるイネーブル制御ＯＮ／ＯＦ
Ｆビットを有している。インターバル・レジスタ９は、
システムの初期化時などにシステムバス１４を介してＣ
ＰＵ１０から予め渡された周期及びＤＭＡ動作許可期間
を格納する。
【００３１】以下、この実施の形態にかかるコンピュー
タ装置におけるＤＭＡデータ転送のための動作につい
て、説明する。
タ装置におけるＤＭＡデータ転送のための動作につい
て、説明する。
【００３２】ＣＰＵ１０は、キャッシュメモリに格納さ
れているプログラム中の入出力命令を実行すると、ＤＭ
Ａコントローラ１５のＤＭＡユニット制御部６にＤＭＡ
転送要求信号（ＯＮ状態）を送る。そして、ＤＭＡコン
トローラ１５は、ＤＭＡユニット制御部６がＯＮ状態の
ＤＭＡ転送要求信号を受け取ったことによって、図３の
フローチャートに示す処理を開始する。
れているプログラム中の入出力命令を実行すると、ＤＭ
Ａコントローラ１５のＤＭＡユニット制御部６にＤＭＡ
転送要求信号（ＯＮ状態）を送る。そして、ＤＭＡコン
トローラ１５は、ＤＭＡユニット制御部６がＯＮ状態の
ＤＭＡ転送要求信号を受け取ったことによって、図３の
フローチャートに示す処理を開始する。
【００３３】なお、ＤＭＡユニット制御部６にＤＭＡ転
送要求信号が送られるのに先だって、ＣＰＵ１０は転送
すべきデータの転送元と転送先のアドレス、リード／ラ
イト動作の回数及び転送モードをＤＭＡコントローラ１
５に送る。こららのデータは、それぞれバス・インタフ
ェース部１によって、対応するレジスタ３、５、７に書
き込まれている。
送要求信号が送られるのに先だって、ＣＰＵ１０は転送
すべきデータの転送元と転送先のアドレス、リード／ラ
イト動作の回数及び転送モードをＤＭＡコントローラ１
５に送る。こららのデータは、それぞれバス・インタフ
ェース部１によって、対応するレジスタ３、５、７に書
き込まれている。
【００３４】処理が開始すると、ＤＭＡユニット制御部
６は、ＣＰＵ１０からのＤＭＡ転送要求信号を受け付け
ると、イネーブル制御部８から供給されるＤＭＡ動作イ
ネーブル信号の状態を調べる（ステップＳ１）。ＤＭＡ
動作イネーブル信号がＯＦＦ状態である場合には、ステ
ップＳ１の処理を繰り返し、ＤＭＡイネーブル信号がＯ
Ｎ状態になるのを待機する。
６は、ＣＰＵ１０からのＤＭＡ転送要求信号を受け付け
ると、イネーブル制御部８から供給されるＤＭＡ動作イ
ネーブル信号の状態を調べる（ステップＳ１）。ＤＭＡ
動作イネーブル信号がＯＦＦ状態である場合には、ステ
ップＳ１の処理を繰り返し、ＤＭＡイネーブル信号がＯ
Ｎ状態になるのを待機する。
【００３５】一方、ＤＭＡイネーブル信号がＯＮ状態で
ある場合には、ＤＭＡユニット制御部６は、ＣＰＵ１０
に対してシステムバス１０の使用権を要求する。そし
て、この要求に従ってＣＰＵ１０がシステムバスの使用
権を調停することによって、ＤＭＡコントローラ１５
は、システムバス１４の使用権を獲得する（ステップＳ
２）。
ある場合には、ＤＭＡユニット制御部６は、ＣＰＵ１０
に対してシステムバス１０の使用権を要求する。そし
て、この要求に従ってＣＰＵ１０がシステムバスの使用
権を調停することによって、ＤＭＡコントローラ１５
は、システムバス１４の使用権を獲得する（ステップＳ
２）。
【００３６】次に、アドレス制御部２は、転送アドレス
・レジスタ３からデータの転送元及び転送先のアドレス
を読み出し、バスインタフェース部１に出力する（ステ
ップＳ３）。そして、バス・インタフェース部１は、メ
モリ１１と入出力装置１２、１３のうちの転送元のアド
レスから１ブロック分のデータを、入出力装置１２、１
３とメモリ１１のうちの転送先のアドレスに転送させる
（ステップＳ４）。
・レジスタ３からデータの転送元及び転送先のアドレス
を読み出し、バスインタフェース部１に出力する（ステ
ップＳ３）。そして、バス・インタフェース部１は、メ
モリ１１と入出力装置１２、１３のうちの転送元のアド
レスから１ブロック分のデータを、入出力装置１２、１
３とメモリ１１のうちの転送先のアドレスに転送させる
（ステップＳ４）。
【００３７】そして、バス・インタフェース部１から１
ブロック分のデータ転送の終了が伝えられると、アドレ
ス制御部２は、転送アドレス・レジスタ３に格納されて
いる転送元及び転送先のアドレスを１ブロック分インク
リメント（場合によっては、デクリメント）させる。ま
た、カウント制御部４に、転送回数・レジスタ５に格納
されているリード／ライト動作の回数をカウントさせる
（ステップＳ５）。
ブロック分のデータ転送の終了が伝えられると、アドレ
ス制御部２は、転送アドレス・レジスタ３に格納されて
いる転送元及び転送先のアドレスを１ブロック分インク
リメント（場合によっては、デクリメント）させる。ま
た、カウント制御部４に、転送回数・レジスタ５に格納
されているリード／ライト動作の回数をカウントさせる
（ステップＳ５）。
【００３８】次に、カウント制御部４は、カウントした
リード／ライト動作の回数と転送回数・レジスタ５に格
納されているリード／ライト動作の回数とが等しくなっ
たかどうか、或いは制御・レジスタ７に格納されている
モードがシングル転送モードであるかどうかを調べるこ
とによって、転送すべきデータをすべて転送終了したか
どうかを判定する（ステップＳ６）。
リード／ライト動作の回数と転送回数・レジスタ５に格
納されているリード／ライト動作の回数とが等しくなっ
たかどうか、或いは制御・レジスタ７に格納されている
モードがシングル転送モードであるかどうかを調べるこ
とによって、転送すべきデータをすべて転送終了したか
どうかを判定する（ステップＳ６）。
【００３９】転送すべきデータをすべて転送終了してい
ない場合は、ＤＭＡユニット制御部６は、イネーブル制
御部８から供給されたＤＭＡ動作イネーブル信号の状態
を調べる（ステップＳ７）。ＤＭＡ動作イネーブル信号
がＯＮ状態であれば、ステップＳ３に戻り、次のブロッ
クのデータの転送が行われる。
ない場合は、ＤＭＡユニット制御部６は、イネーブル制
御部８から供給されたＤＭＡ動作イネーブル信号の状態
を調べる（ステップＳ７）。ＤＭＡ動作イネーブル信号
がＯＮ状態であれば、ステップＳ３に戻り、次のブロッ
クのデータの転送が行われる。
【００４０】一方、ＤＭＡ動作イネーブル信号がＯＦＦ
状態であれば、ＤＭＡユニット制御部６は、バス使用要
求信号をＯＦＦ状態にし、これによりＣＰＵ１０は、シ
ステムバス１４の使用権をＤＭＡコントローラ１５から
ＣＰＵ１０自身に開放する（ステップＳ８）。そして、
ステップＳ１に戻り、ＤＭＡ動作イネーブル信号が再び
ＯＮ状態となるのを待機する。
状態であれば、ＤＭＡユニット制御部６は、バス使用要
求信号をＯＦＦ状態にし、これによりＣＰＵ１０は、シ
ステムバス１４の使用権をＤＭＡコントローラ１５から
ＣＰＵ１０自身に開放する（ステップＳ８）。そして、
ステップＳ１に戻り、ＤＭＡ動作イネーブル信号が再び
ＯＮ状態となるのを待機する。
【００４１】また、ステップＳ６での判定において転送
すべきデータをすべて転送終了した場合は、カウント制
御部４は、ＤＭＡ転送終了信号をＣＰＵ１０に出力す
る。また、ＤＭＡユニット制御部６は、バス使用要求信
号をＯＦＦ状態にする。これによりＣＰＵ１０は、シス
テムバス１４の使用権をＤＭＡコントローラ１５からＣ
ＰＵ１０自身に開放する（ステップＳ９）。そして、こ
のフローチャートの処理を終了する。
すべきデータをすべて転送終了した場合は、カウント制
御部４は、ＤＭＡ転送終了信号をＣＰＵ１０に出力す
る。また、ＤＭＡユニット制御部６は、バス使用要求信
号をＯＦＦ状態にする。これによりＣＰＵ１０は、シス
テムバス１４の使用権をＤＭＡコントローラ１５からＣ
ＰＵ１０自身に開放する（ステップＳ９）。そして、こ
のフローチャートの処理を終了する。
【００４２】以下、上記のようにしてＤＭＡコントロー
ラが動作することにより、システムバス１４の使用権が
ＣＰＵ１０とＤＭＡコントローラ１５とのいずれに与え
られるかを、図３のタイミングチャートを参照して具体
的に説明する。
ラが動作することにより、システムバス１４の使用権が
ＣＰＵ１０とＤＭＡコントローラ１５とのいずれに与え
られるかを、図３のタイミングチャートを参照して具体
的に説明する。
【００４３】まず、ＤＭＡ転送要求信号がＯＦＦ状態で
あるタイミングｔ１以前は、ＣＰＵ１０にシステムバス
１４の使用権が割り当てられている。タイミングｔ１に
おいてＤＭＡ転送要求信号がＯＮ状態となり、ＤＭＡユ
ニット制御部６に入力されると、周期及びＤＭＡ動作許
可期間がインターバル・レジスタ９にセットされ、イネ
ーブル制御部８は、ＤＭＡ動作イネーブル信号をＯＮ状
態にする。これにより、システムバス１４の使用権がＤ
ＭＡコントローラ１５に割り当てられる。
あるタイミングｔ１以前は、ＣＰＵ１０にシステムバス
１４の使用権が割り当てられている。タイミングｔ１に
おいてＤＭＡ転送要求信号がＯＮ状態となり、ＤＭＡユ
ニット制御部６に入力されると、周期及びＤＭＡ動作許
可期間がインターバル・レジスタ９にセットされ、イネ
ーブル制御部８は、ＤＭＡ動作イネーブル信号をＯＮ状
態にする。これにより、システムバス１４の使用権がＤ
ＭＡコントローラ１５に割り当てられる。
【００４４】次に、ＤＭＡ動作許可期間が経過するタイ
ミングｔ２になると、イネーブル制御部８は、ＤＭＡ動
作イネーブル信号をＯＦＦ状態にする。これにより、Ｄ
ＭＡユニット制御部６は、バス使用要求信号をＯＦＦ状
態にしてデータ転送を中断すると共に、システムバスの
使用権がＣＰＵ１０に割り当てられる。再びＤＭＡ動作
許可期間が経過するタイミングｔ３になると、イネーブ
ル制御部８は、ＤＭＡイネーブル信号をＯＮ状態にす
る。これにより、システムバスの使用権がＤＭＡコント
ローラ１５に割り当てられる。
ミングｔ２になると、イネーブル制御部８は、ＤＭＡ動
作イネーブル信号をＯＦＦ状態にする。これにより、Ｄ
ＭＡユニット制御部６は、バス使用要求信号をＯＦＦ状
態にしてデータ転送を中断すると共に、システムバスの
使用権がＣＰＵ１０に割り当てられる。再びＤＭＡ動作
許可期間が経過するタイミングｔ３になると、イネーブ
ル制御部８は、ＤＭＡイネーブル信号をＯＮ状態にす
る。これにより、システムバスの使用権がＤＭＡコント
ローラ１５に割り当てられる。
【００４５】同様にして、タイミングｔ３〜ｔ４までは
ＤＭＡコントローラ１５に、タイミングｔ４〜ｔ５まで
はＣＰＵ１０に、タイミングｔ５〜ｔ６まではＤＭＡコ
ントローラ１５に、それぞれシステムバス１４の使用権
が割り当てられる。そして、タイミングｔ６においてリ
ード／ライト動作の回数が規定回数に達すると、カウン
ト制御部４は、ＤＭＡ転送終了信号をＣＰＵ１０に出力
する。これにより、ＣＰＵ１０は、ＤＭＡ転送要求信号
をＯＦＦ状態にする。また、ＤＭＡユニット制御部６か
らＯＦＦ状態のバス使用要求信号が供給されることで、
ＣＰＵ１０は、以降ＣＰＵ１０自身にシステムバス１４
の使用権を割り当てる。
ＤＭＡコントローラ１５に、タイミングｔ４〜ｔ５まで
はＣＰＵ１０に、タイミングｔ５〜ｔ６まではＤＭＡコ
ントローラ１５に、それぞれシステムバス１４の使用権
が割り当てられる。そして、タイミングｔ６においてリ
ード／ライト動作の回数が規定回数に達すると、カウン
ト制御部４は、ＤＭＡ転送終了信号をＣＰＵ１０に出力
する。これにより、ＣＰＵ１０は、ＤＭＡ転送要求信号
をＯＦＦ状態にする。また、ＤＭＡユニット制御部６か
らＯＦＦ状態のバス使用要求信号が供給されることで、
ＣＰＵ１０は、以降ＣＰＵ１０自身にシステムバス１４
の使用権を割り当てる。
【００４６】ここで、ＤＭＡ方式でのデータ転送が行わ
れている期間であるタイミングｔ１〜ｔ６までのいずれ
かのタイミングにおいて、例えば、キャッシュミスなど
によってＣＰＵ１０にバス使用要因が発生したとする。
この場合、ＣＰＵ１０は、システムバス１４の使用権が
割り当てられているタイミングｔ２〜ｔ３、或いはタイ
ミングｔ４〜ｔ５の間にキャッシュリプレースの処理を
行うことができる。
れている期間であるタイミングｔ１〜ｔ６までのいずれ
かのタイミングにおいて、例えば、キャッシュミスなど
によってＣＰＵ１０にバス使用要因が発生したとする。
この場合、ＣＰＵ１０は、システムバス１４の使用権が
割り当てられているタイミングｔ２〜ｔ３、或いはタイ
ミングｔ４〜ｔ５の間にキャッシュリプレースの処理を
行うことができる。
【００４７】また、ＤＭＡ動作許可期間を１ブロックの
データを転送するのに必要な時間の２倍以上に設定する
ことで、タイミングｔ１〜ｔ２、タイミングｔ３〜ｔ
４、或いはタイミングｔ５〜ｔ６のそれぞれの間に複数
ブロックのデータを連続して転送することができる。
データを転送するのに必要な時間の２倍以上に設定する
ことで、タイミングｔ１〜ｔ２、タイミングｔ３〜ｔ
４、或いはタイミングｔ５〜ｔ６のそれぞれの間に複数
ブロックのデータを連続して転送することができる。
【００４８】以上説明したように、この実施の形態のコ
ンピュータ装置では、ハードウェア的に付加回路を設け
なくても、また、ソフトウェア的にＤＭＡ転送周期を考
慮しなくても、ＤＭＡコントローラ１５がメモリ１１と
入出力装置１２、１３との間でデータをバースト転送し
ている間に、システムバス１４の使用権をＣＰＵ１０に
開放することができる。これにより、バーストモードで
のデータ転送の間にＣＰＵ１０に割り込みなどのキャッ
シュ使用要因が発生したとしても、ＣＰＵ１０は、デー
タ転送の終了まで待機させられることなく、割り込み処
理などの処理を行うことができる。
ンピュータ装置では、ハードウェア的に付加回路を設け
なくても、また、ソフトウェア的にＤＭＡ転送周期を考
慮しなくても、ＤＭＡコントローラ１５がメモリ１１と
入出力装置１２、１３との間でデータをバースト転送し
ている間に、システムバス１４の使用権をＣＰＵ１０に
開放することができる。これにより、バーストモードで
のデータ転送の間にＣＰＵ１０に割り込みなどのキャッ
シュ使用要因が発生したとしても、ＣＰＵ１０は、デー
タ転送の終了まで待機させられることなく、割り込み処
理などの処理を行うことができる。
【００４９】また、ＤＭＡ動作イネーブル信号がＯＮ状
態である間は、複数ブロックのデータを連続して転送す
ることが可能である。このため、シングル転送に比べ
て、システムバス１４の使用権の獲得、開放に要する時
間を全体として短くすることができる。このため、メモ
リ１１と入出力装置１２、１３との間のデータ転送を、
シングル転送よりも効率よく行うことができる。
態である間は、複数ブロックのデータを連続して転送す
ることが可能である。このため、シングル転送に比べ
て、システムバス１４の使用権の獲得、開放に要する時
間を全体として短くすることができる。このため、メモ
リ１１と入出力装置１２、１３との間のデータ転送を、
シングル転送よりも効率よく行うことができる。
【００５０】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。
【００５１】上記の実施の形態では、ＤＭＡ動作許可期
間は、ＤＭＡ動作要求信号の入力に先立って、例えば、
システムの初期化時にＣＰＵ１０からＤＭＡコントロー
ラ１５に送られ、インターバル・レジスタ９にセットさ
れるものとしていた。しかしながら、このＤＭＡ動作許
可期間は、予め所定の値を定めておき、ＤＭＡコントロ
ーラ１５内のＲＯＭ（Read Only Memory）などに保持さ
せておくものとしてもよい。また、ＤＭＡ動作要求信号
が入力された後、１回ずつＣＰＵ１０からＤＭＡコント
ローラ１５に送られるものとしてもよい。
間は、ＤＭＡ動作要求信号の入力に先立って、例えば、
システムの初期化時にＣＰＵ１０からＤＭＡコントロー
ラ１５に送られ、インターバル・レジスタ９にセットさ
れるものとしていた。しかしながら、このＤＭＡ動作許
可期間は、予め所定の値を定めておき、ＤＭＡコントロ
ーラ１５内のＲＯＭ（Read Only Memory）などに保持さ
せておくものとしてもよい。また、ＤＭＡ動作要求信号
が入力された後、１回ずつＣＰＵ１０からＤＭＡコント
ローラ１５に送られるものとしてもよい。
【００５２】上記の実施の形態では、システムバス１４
の使用権の調停は、ＣＰＵ１０が行っていた。しかしな
がら、システムバス１４の使用権の調停は、ＤＭＡコン
トローラ１５、或いはＣＰＵ１０とＤＭＡコントローラ
１５の両方が行える用にしてもよい。また、ＣＰＵ１０
とＤＭＡコントローラ１５とのいずれとも異なるバスア
ービタを設け、このバスアービタにシステムバス１４の
使用権を調停させてもよい。
の使用権の調停は、ＣＰＵ１０が行っていた。しかしな
がら、システムバス１４の使用権の調停は、ＤＭＡコン
トローラ１５、或いはＣＰＵ１０とＤＭＡコントローラ
１５の両方が行える用にしてもよい。また、ＣＰＵ１０
とＤＭＡコントローラ１５とのいずれとも異なるバスア
ービタを設け、このバスアービタにシステムバス１４の
使用権を調停させてもよい。
【００５３】上記の実施の形態では、メモリ１１と入出
力装置１２、１３との間におけるＤＭＡ転送に本発明を
適用した場合について説明した。しかしながら、本発明
は、メモリ−メモリ間のＤＭＡ転送にも適用することが
できる。
力装置１２、１３との間におけるＤＭＡ転送に本発明を
適用した場合について説明した。しかしながら、本発明
は、メモリ−メモリ間のＤＭＡ転送にも適用することが
できる。
【００５４】上記の実施の形態では、ＣＰＵ１０がＤＭ
Ａ転送要求を発行し、ＤＭＡコントローラ１５に入力す
るものとしていた。しかしながら、入出力装置１２、１
３がＤＭＡ転送要求を発行するものとしてもよく、この
場合にも本発明を適用することができる。なお、この場
合には、ＤＭＡコントローラ１５が入出力装置１２、１
３からＣＰＵ１０を介さずにＤＭＡ転送要求を受け付け
ることができるようにするため、ＤＭＡコントローラ１
５と入出力装置１２、１３とを端子で直接接続すればよ
い。
Ａ転送要求を発行し、ＤＭＡコントローラ１５に入力す
るものとしていた。しかしながら、入出力装置１２、１
３がＤＭＡ転送要求を発行するものとしてもよく、この
場合にも本発明を適用することができる。なお、この場
合には、ＤＭＡコントローラ１５が入出力装置１２、１
３からＣＰＵ１０を介さずにＤＭＡ転送要求を受け付け
ることができるようにするため、ＤＭＡコントローラ１
５と入出力装置１２、１３とを端子で直接接続すればよ
い。
【００５５】上記の実施の形態では、ＤＭＡコントロー
ラ１５の各部は、それぞれ専用のハードウェアによって
構成されるものとしていた。これに対して、ＤＭＡコン
トローラ１５をＣＰＵ１０とは独立に動作するサブプロ
セッサによって構成し、例えば、上記の各機能を実現す
るためのプログラムをＲＯＭなどの媒体に格納して配布
してもよい。これにより、同様にサブプロセッサによっ
て構成されたＤＭＡコントローラのプログラムを記録し
たＲＯＭを交換することによって、上記のＤＭＡコント
ローラ１５の各部の機能を実現することも可能である。
ラ１５の各部は、それぞれ専用のハードウェアによって
構成されるものとしていた。これに対して、ＤＭＡコン
トローラ１５をＣＰＵ１０とは独立に動作するサブプロ
セッサによって構成し、例えば、上記の各機能を実現す
るためのプログラムをＲＯＭなどの媒体に格納して配布
してもよい。これにより、同様にサブプロセッサによっ
て構成されたＤＭＡコントローラのプログラムを記録し
たＲＯＭを交換することによって、上記のＤＭＡコント
ローラ１５の各部の機能を実現することも可能である。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
主記憶装置と周辺装置間のデータ転送を効率的に行うこ
とができると共に、付加回路を設けたりＤＭＡ転送周期
をプログラムで考慮したりしなくてもバスを独占するこ
となくＤＭＡ方式でデータ転送をすることが可能とな
る。
主記憶装置と周辺装置間のデータ転送を効率的に行うこ
とができると共に、付加回路を設けたりＤＭＡ転送周期
をプログラムで考慮したりしなくてもバスを独占するこ
となくＤＭＡ方式でデータ転送をすることが可能とな
る。
【図１】本発明の実施の形態に適用されるコンピュータ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】本発明の実施の形態におけるＤＭＡコントロー
ラの動作を示すフローチャートである。
ラの動作を示すフローチャートである。
【図３】本発明の実施の形態におけるシステムバスの使
用権の割り当てを示すタイミングチャートである。
用権の割り当てを示すタイミングチャートである。
１ バス・インタフェース部 ２ アドレス制御部 ３ 転送アドレス・レジスタ ４ カウント制御部 ５ 転送回数・レジスタ ６ ＤＭＡユニット制御部 ７ 制御・レジスタ ８ イネーブル制御部 ９ インターバル・レジスタ １０ ＣＰＵ １１ メモリ １２ 入出力装置（Ｉ／Ｏ） １３ 入出力装置（Ｉ／Ｏ） １４ システムバス １５ ＤＭＡコントローラ
Claims (6)
- 【請求項１】バスにそれぞれ接続されたプロセッサと、
主記憶装置と、周辺装置と、前記プロセッサと前記バス
の使用権を競合し、前記主記憶装置と前記周辺装置との
間の前記バスを介したデータ転送を制御するダイレクト
メモリアクセス制御装置とを備えるデータ転送システム
であって、 前記ダイレクトメモリアクセス制御装置は、 所定の周期毎にオン状態とオフ状態とが繰り返されるダ
イレクトメモリアクセスイネーブル信号を発生するダイ
レクトメモリアクセスイネーブル信号発生手段と、 前記主記憶装置と前記周辺装置との間のダイレクトメモ
リアクセスによるデータ転送が外部から要求されている
ときに、前記ダイレクトメモリアクセスイネーブル信号
の状態を判別する信号状態判別手段と、 前記信号状態判別手段が前記ダイレクトメモリアクセス
イネーブル信号がオン状態になったと判別しているとき
に、前記バスの使用権を獲得するバス使用権獲得手段
と、 前記バス使用権獲得手段が前記バスの使用権を獲得して
いるときに、前記主記憶装置と前記周辺装置との間で要
求に従ってデータ転送をさせるデータ転送手段と、 前記信号状態判別手段が前記ダイレクトメモリアクセス
イネーブル信号がオフ状態になったと判別したときに、
獲得している前記バスの使用権を前記プロセッサに開放
するバス使用権開放手段とを備えることを特徴とするデ
ータ転送システム。 - 【請求項２】プロセッサとバスの使用権を競合し、主記
憶装置と周辺装置との間の前記バスを介したデータ転送
を制御するダイレクトメモリアクセス制御装置であっ
て、 所定の周期毎にオン状態とオフ状態とが繰り返されるダ
イレクトメモリアクセスイネーブル信号を発生するダイ
レクトメモリアクセスイネーブル信号発生手段と、 前記主記憶装置と前記周辺装置との間のダイレクトメモ
リアクセスによるデータ転送が外部から要求されている
ときに、前記ダイレクトメモリアクセスイネーブル信号
の状態を判別する信号状態判別手段と、 前記信号状態判別手段が前記ダイレクトメモリアクセス
イネーブル信号がオン状態になったと判別しているとき
に、前記バスの使用権を獲得するバス使用権獲得手段
と、 前記バス使用権獲得手段が前記バスの使用権を獲得して
いるときに、前記主記憶装置と前記周辺装置との間で要
求に従ってデータ転送をさせるデータ転送手段と、 前記信号状態判別手段が前記ダイレクトメモリアクセス
イネーブル信号がオフ状態になったと判別したときに、
獲得している前記バスの使用権を前記プロセッサに開放
するバス使用権開放手段とを備えることを特徴とするダ
イレクトメモリアクセス制御装置。 - 【請求項３】前記ダイレクトメモリアクセスイネーブル
信号の所定の周期は、前記主記憶装置と前記周辺装置と
の間で１ブロックのデータを転送するのに必要な期間の
少なくとも２倍あり、 前記データ転送手段は、前記バス使用権獲得手段が前記
バスの使用権を獲得している間、複数のブロックのデー
タ転送を継続して行わせることを特徴とする請求項２に
記載のダイレクトメモリアクセス制御装置。 - 【請求項４】前記ダイレクトメモリアクセスイネーブル
信号のオン状態とオフ状態との繰り返し周期を外部から
受け取る周期受信手段と、 前記周期受信手段が受信した前記繰り返し周期を記憶す
る周期記憶手段とを備え、 前記ダイレクトメモリアクセスイネーブル信号発生手段
は、前記周期記憶手段に記憶されている前記繰り返し周
期に従ってオン状態とオフ状態とが繰り返されるダイレ
クトメモリアクセスイネーブル信号を発生することを特
徴とする請求項２または３に記載のダイレクトメモリア
クセス制御装置。 - 【請求項５】プロセッサとバスの使用権を競合し、主記
憶装置と周辺装置との間の前記バスを介したデータ転送
を制御するダイレクトメモリアクセス制御方法であっ
て、 所定の周期毎にオン状態とオフ状態とが繰り返されるダ
イレクトメモリアクセスイネーブル信号を発生するダイ
レクトメモリアクセスイネーブル信号発生ステップと、 前記主記憶装置と前記周辺装置との間のダイレクトメモ
リアクセスによるデータ転送が外部から要求されている
ときに、前記ダイレクトメモリアクセスイネーブル信号
の状態を判別する信号状態判別ステップと、 前記信号状態判別ステップで前記ダイレクトメモリアク
セスイネーブル信号がオン状態になったと判別している
ときに、前記バスの使用権を獲得するバス使用権獲得ス
テップと、 前記バス使用権獲得ステップで前記バスの使用権を獲得
したときに、前記主記憶装置と前記周辺装置との間で要
求に従ってデータ転送をさせるデータ転送ステップと、 前記信号状態判別ステップで前記ダイレクトメモリアク
セスイネーブル信号がオフ状態になったと判別したとき
に、獲得している前記バスの使用権を前記プロセッサに
開放するバス使用権開放ステップとを含むことを特徴と
するダイレクトメモリアクセス制御方法。 - 【請求項６】プロセッサとバスの使用権を競合し、主記
憶装置と周辺装置との間の前記バスを介したデータ転送
を制御するプログラムを記録する記録媒体であって、 所定の周期毎にオン状態とオフ状態とが繰り返されるダ
イレクトメモリアクセスイネーブル信号を発生するダイ
レクトメモリアクセスイネーブル信号発生ステップと、 前記主記憶装置と前記周辺装置との間のダイレクトメモ
リアクセスによるデータ転送が外部から要求されている
ときに、前記ダイレクトメモリアクセスイネーブル信号
の状態を判別する信号状態判別ステップと、 前記信号状態判別ステップで前記ダイレクトメモリアク
セスイネーブル信号がオン状態になったと判別している
ときに、前記バスの使用権を獲得するバス使用権獲得ス
テップと、 前記バス使用権獲得ステップで前記バスの使用権を獲得
したときに、前記主記憶装置と前記周辺装置との間で要
求に従ってデータ転送をさせるデータ転送ステップと、 前記信号状態判別ステップで前記ダイレクトメモリアク
セスイネーブル信号がオフ状態になったと判別したとき
に、獲得している前記バスの使用権を前記プロセッサに
開放するバス使用権開放ステップとを実行するプログラ
ムを記録することを特徴とするコンピュータ読み取り可
能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254123A JP2000090045A (ja) | 1998-09-08 | 1998-09-08 | データ転送システム、ダイレクトメモリアクセス制御装置及び方法、並びに記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254123A JP2000090045A (ja) | 1998-09-08 | 1998-09-08 | データ転送システム、ダイレクトメモリアクセス制御装置及び方法、並びに記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000090045A true JP2000090045A (ja) | 2000-03-31 |
Family
ID=17260556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10254123A Pending JP2000090045A (ja) | 1998-09-08 | 1998-09-08 | データ転送システム、ダイレクトメモリアクセス制御装置及び方法、並びに記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000090045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013027261A1 (ja) | 2011-08-23 | 2013-02-28 | 富士通株式会社 | 情報処理装置及びスケジューリング方法 |
-
1998
- 1998-09-08 JP JP10254123A patent/JP2000090045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013027261A1 (ja) | 2011-08-23 | 2013-02-28 | 富士通株式会社 | 情報処理装置及びスケジューリング方法 |
| US9329998B2 (en) | 2011-08-23 | 2016-05-03 | Fujitsu Limited | Information processing apparatus and scheduling method |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050404 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
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