JP3455535B2 - バス処理を行う装置および方法 - Google Patents
バス処理を行う装置および方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピユータ装置におけるバスプロトコル
の分野に関するものであり、更に詳しくいえばバスを介
して要求し、バスを介して要求に応答する方法および回
路に関するものである。
の分野に関するものであり、更に詳しくいえばバスを介
して要求し、バスを介して要求に応答する方法および回
路に関するものである。
多くの公知のコンピユータ装置は、バスシステムを介
して通信するプロセツサモジユール、メモリモジユール
等のような複数のモジユールを有する。典型的には、そ
れらのモジユールを共通のクロツク信号すなわち同期さ
れたクロツク信号で制御できる。一般に、そのような構
成はバスにCPUクロツク信号を供給する。個々のモジユ
ールはCPUクロツク信号と同期した信号をバスに生ず
る。
して通信するプロセツサモジユール、メモリモジユール
等のような複数のモジユールを有する。典型的には、そ
れらのモジユールを共通のクロツク信号すなわち同期さ
れたクロツク信号で制御できる。一般に、そのような構
成はバスにCPUクロツク信号を供給する。個々のモジユ
ールはCPUクロツク信号と同期した信号をバスに生ず
る。
各種のモジユールの設計中に決定論的な関係が存在す
ると仮定される。より低速のモジユールに合わせるため
に、処理装置のようなモジユールのアクセスサイクルに
一定数の待機状態を付加するために処理装置のようなモ
ジユールを設計できる。
ると仮定される。より低速のモジユールに合わせるため
に、処理装置のようなモジユールのアクセスサイクルに
一定数の待機状態を付加するために処理装置のようなモ
ジユールを設計できる。
そのようなシステム設計は、CPUクロツク速度が高く
なつたとすると、個々のモジユールに対して変更するこ
とを求めることがある。
なつたとすると、個々のモジユールに対して変更するこ
とを求めることがある。
したがつて、本発明の１つの目的は、装置の他のモジ
ユールに影響を及ぼすことなしにCPUクロツク速度を変
えることができるシステムアーキテクチヤおよびバスプ
ロトコルを得ることである。
ユールに影響を及ぼすことなしにCPUクロツク速度を変
えることができるシステムアーキテクチヤおよびバスプ
ロトコルを得ることである。
コンピユータ装置においては、あるモジユールについ
てのある構成情報を装置内の他のモジユールへ供給する
ことを更に必要とする。たとえば、プロセツサモジユー
ルは、あるメモリモジユールの速度と、メモリモジユー
ルがサポートできるメモリアクセスモードの種類（たと
えば、スタチツク列、高速ページ、バースト等）と、ダ
イナミツクランダムアクセスメモリ（DRAM）チツプに用
いられるページ寸法等についての情報を要求することが
ある。
てのある構成情報を装置内の他のモジユールへ供給する
ことを更に必要とする。たとえば、プロセツサモジユー
ルは、あるメモリモジユールの速度と、メモリモジユー
ルがサポートできるメモリアクセスモードの種類（たと
えば、スタチツク列、高速ページ、バースト等）と、ダ
イナミツクランダムアクセスメモリ（DRAM）チツプに用
いられるページ寸法等についての情報を要求することが
ある。
したがつて、本発明の第２の目的として、各種のモジ
ユール構成をサポートし、かつそれらの構成についての
情報を装置内のモジユールの間で通信できるようにする
プロトコルを有するコンピユータ装置を開発することで
ある。
ユール構成をサポートし、かつそれらの構成についての
情報を装置内のモジユールの間で通信できるようにする
プロトコルを有するコンピユータ装置を開発することで
ある。
更に、従来のコンピユータ装置は複数の構成スイツチ
すなわち「デイツプ」スイツチを典型的に利用できる。
それらのスイツチは、組込まれるモジユールの構成につ
いての情報をプロセツサ装置へ供給するために用いられ
る。たとえば、４メガバイトのメモリを有する第１のメ
モリ板と、付加の８メガバイトのメモリを有する第２の
メモリ板とで特定の装置を構成できる。この構成におい
ては主装置ボード（マザーボードまたはベースボード）
または個々のアドオンモジユールに設けられている構成
スイツチをセツトして、第１のメモリ板に４メガバイト
のメモリが取付けられているか、８メガバイトのメモリ
が第２のメモリ板に取付けられているかを指示できる。
すなわち「デイツプ」スイツチを典型的に利用できる。
それらのスイツチは、組込まれるモジユールの構成につ
いての情報をプロセツサ装置へ供給するために用いられ
る。たとえば、４メガバイトのメモリを有する第１のメ
モリ板と、付加の８メガバイトのメモリを有する第２の
メモリ板とで特定の装置を構成できる。この構成におい
ては主装置ボード（マザーボードまたはベースボード）
または個々のアドオンモジユールに設けられている構成
スイツチをセツトして、第１のメモリ板に４メガバイト
のメモリが取付けられているか、８メガバイトのメモリ
が第２のメモリ板に取付けられているかを指示できる。
そのような装置においては、装置の各メモリ板にアド
レス復号論理を採用できる。上記で例示した装置におけ
る構成スイツチの設定を基にして、第１のメモリ板が装
置のメモリ空間内のメモリをメモリアドレス０からメモ
リアドレスＭ−１までアドレスし、かつ、第２のメモリ
板が装置のメモリ空間内のメモリをメモリアドレス4Mか
らメモリアドレス12−１までアドレスするように、アド
レス復号論理を採用できる。
レス復号論理を採用できる。上記で例示した装置におけ
る構成スイツチの設定を基にして、第１のメモリ板が装
置のメモリ空間内のメモリをメモリアドレス０からメモ
リアドレスＭ−１までアドレスし、かつ、第２のメモリ
板が装置のメモリ空間内のメモリをメモリアドレス4Mか
らメモリアドレス12−１までアドレスするように、アド
レス復号論理を採用できる。
本発明の第３の目的は、ユーザーが使用できる複雑な
構成スイツチを必要とすることなしに、設けられている
メモリアドレス空間についての情報を通信できるように
するコンピユータ装置を開発することである。
構成スイツチを必要とすることなしに、設けられている
メモリアドレス空間についての情報を通信できるように
するコンピユータ装置を開発することである。
本発明の第４の目的は、装置の各メモリモジユールに
別々のアドレス復号論理を必要としないコンピユータ装
置を開発することである。
別々のアドレス復号論理を必要としないコンピユータ装
置を開発することである。
本発明は、メモリモジユールの特性を、メモリモジユ
ールに対してアクセスを求めているプロセツサその他の
装置へ伝えるための方法と装置を開示するものである。
本発明は、メモリに対するアクセスを求める少くとも１
つのプロセツサまたはその他のリクエスタを有するコン
ピユータ装置を有する。このコンピユータ装置は、リク
エスタによりアクセスできる少くとも１つのメモリも有
する。メモリとプロセツサは、アドレスと、データおよ
び制御情報をメモリとプロセツサの間で伝えるために、
通信装置、好ましくは装置バスにより電気的に結合され
る。
ールに対してアクセスを求めているプロセツサその他の
装置へ伝えるための方法と装置を開示するものである。
本発明は、メモリに対するアクセスを求める少くとも１
つのプロセツサまたはその他のリクエスタを有するコン
ピユータ装置を有する。このコンピユータ装置は、リク
エスタによりアクセスできる少くとも１つのメモリも有
する。メモリとプロセツサは、アドレスと、データおよ
び制御情報をメモリとプロセツサの間で伝えるために、
通信装置、好ましくは装置バスにより電気的に結合され
る。
メモリモジユールは、特定のコンピユータ装置の構成
に依存する変化する特性を有することができる。たとえ
ば、１つのメモリモジユールはプロセツサと決定論的な
通信を行うことができ、別のモジユールは非同期通信で
きるだけである。好適な実施例の種々のメモリモジユー
ルの別の特性については、本発明の詳細な説明の項にお
いて、添附図面を参照して説明することにする。
に依存する変化する特性を有することができる。たとえ
ば、１つのメモリモジユールはプロセツサと決定論的な
通信を行うことができ、別のモジユールは非同期通信で
きるだけである。好適な実施例の種々のメモリモジユー
ルの別の特性については、本発明の詳細な説明の項にお
いて、添附図面を参照して説明することにする。
それらの特定の特性は本発明を限定するものとして読
まれるものではなく、プロセツサが特性情報をメモリモ
ジユールから要求できるようにするために本発明により
採用される方法および装置であることが明らかであろ
う。メモリモジユールは要求に応じて特性情報をプロセ
ツサへ供給する。そうすると、プロセツサは、メモリモ
ジユールとの通信を、供給された特性を基にして構成で
きる。
まれるものではなく、プロセツサが特性情報をメモリモ
ジユールから要求できるようにするために本発明により
採用される方法および装置であることが明らかであろ
う。メモリモジユールは要求に応じて特性情報をプロセ
ツサへ供給する。そうすると、プロセツサは、メモリモ
ジユールとの通信を、供給された特性を基にして構成で
きる。
この明細書においては、装置のメモリアドレス空間の
メモリモジュールの大きさと割当を識別するための方法
と回路について説明する。本発明を完全に理解できるよ
うにするために、以下の説明においては、信号名等のよ
うな特定の事項の詳細について数多く述べてある。しか
し、そのような特定の詳細事項なしに本発明を実施でき
ることが当業者には明らかであろう。その他の場合に
は、本発明を不必要に詳しく説明して本発明をあいまい
しないようにするために、周知の回路、構造および技術
については説明しない。
メモリモジュールの大きさと割当を識別するための方法
と回路について説明する。本発明を完全に理解できるよ
うにするために、以下の説明においては、信号名等のよ
うな特定の事項の詳細について数多く述べてある。しか
し、そのような特定の詳細事項なしに本発明を実施でき
ることが当業者には明らかであろう。その他の場合に
は、本発明を不必要に詳しく説明して本発明をあいまい
しないようにするために、周知の回路、構造および技術
については説明しない。
本発明は、コンピユータ装置内の個々のモジユールに
ついてのある構成情報を装置バスを介して通信できるよ
うにする、コンピユータ装置アーキテクチヤおよびバス
プロトコルに関するものである。本発明の好適な実施例
は、装置へ電力を投入した時に個々の各メモリモジユー
ルに対してのメモリの大きさについての第１の複数の構
成情報を装置バスへ供給することを教示するものであ
る。個々のモジユールによりサービスするために、任意
の要求に応答して、個々のモジユールにより第２の複数
の構成情報が供給される。
ついてのある構成情報を装置バスを介して通信できるよ
うにする、コンピユータ装置アーキテクチヤおよびバス
プロトコルに関するものである。本発明の好適な実施例
は、装置へ電力を投入した時に個々の各メモリモジユー
ルに対してのメモリの大きさについての第１の複数の構
成情報を装置バスへ供給することを教示するものであ
る。個々のモジユールによりサービスするために、任意
の要求に応答して、個々のモジユールにより第２の複数
の構成情報が供給される。
本発明の回路とプロトコルを用いることにより、装置
内の既存の他のモジユールの設計を変更することを要す
ることなしにCPUクロツク速度を高くできる。
内の既存の他のモジユールの設計を変更することを要す
ることなしにCPUクロツク速度を高くできる。
更に、メモリモジユールの大きさを識別するために
「デイツプ」スイツチをセツトする必要なしに、メモリ
を装置のメモリアドレス空間に割当てることができる。
更に、アドレス復号論理をコンピユータ装置の中央に配
置でき、各メモリモジユールで複製する必要はない。
「デイツプ」スイツチをセツトする必要なしに、メモリ
を装置のメモリアドレス空間に割当てることができる。
更に、アドレス復号論理をコンピユータ装置の中央に配
置でき、各メモリモジユールで複製する必要はない。
以下、図面を参照して本発明を詳しく説明する。
コンピユータ装置の概観装置についての全体的な説明
本発明は、最近のコンピユータ装置のプロセツサをコ
ンピユータ装置の他のモジユールから「減結合する」方
法を開示するものである。プロセツサの内部クロツク速
度はコンピユータ装置の他のモジユールのクロツク速度
とは独立している。
ンピユータ装置の他のモジユールから「減結合する」方
法を開示するものである。プロセツサの内部クロツク速
度はコンピユータ装置の他のモジユールのクロツク速度
とは独立している。
最近のコンピユータ装置においては、プロセツサおよ
びメモリのようなモジユールが互いに非同期で動作でき
るようにすることが知られている。しかし、そのような
コンピユータ装置においては、独立しているブロツクの
間の任意の通信には罰が伴う。その「罰」は、モジユー
ルに入来した信号をモジユールのクロツク速度に同期さ
せることにより費される時間すなわち待機状態により課
される。
びメモリのようなモジユールが互いに非同期で動作でき
るようにすることが知られている。しかし、そのような
コンピユータ装置においては、独立しているブロツクの
間の任意の通信には罰が伴う。その「罰」は、モジユー
ルに入来した信号をモジユールのクロツク速度に同期さ
せることにより費される時間すなわち待機状態により課
される。
本発明は、プロセツサとその他のモジユールを非同期
モードで動作させ、しかも従来のコンピユータにおける
同期の罰を避ける技術を開示するものである。
モードで動作させ、しかも従来のコンピユータにおける
同期の罰を避ける技術を開示するものである。
一般に、本発明は、バスを介してメモリ（またはI/O
のような別のリソース）に対する要求を行うプロセツサ
（またはその他のバスマスタ）を開示するものである。
プロセツサにより要求が行われた時に、バスは決定論的
状態にある（すなわち、プロセツサは与えられたメモリ
をアクセスするために求められる最悪の場合の時間を知
る）。プロセツサはメモリからの応答を待つ。メモリ
は、それの種類、動作速度および動作モードで要求に応
答できる。
のような別のリソース）に対する要求を行うプロセツサ
（またはその他のバスマスタ）を開示するものである。
プロセツサにより要求が行われた時に、バスは決定論的
状態にある（すなわち、プロセツサは与えられたメモリ
をアクセスするために求められる最悪の場合の時間を知
る）。プロセツサはメモリからの応答を待つ。メモリ
は、それの種類、動作速度および動作モードで要求に応
答できる。
メモリを決定論的なやり方でアクセスできるとメモリ
が応答したとすると、プロセツサは適切な数のクロツク
サイクル（モジユールから戻された情報を基にして決定
されるクロツクサイクルの数）を待ち、バスからデータ
を読取る。メモリを決定論的なやり方でアクセスできな
い（すなわち、そのメモリを非同期でアクセスせねばな
らない）とメモリが応答したとすると、プロセツサとメ
モリは非同期的に通信し、その結果として固有の同期化
罰が伴う。
が応答したとすると、プロセツサは適切な数のクロツク
サイクル（モジユールから戻された情報を基にして決定
されるクロツクサイクルの数）を待ち、バスからデータ
を読取る。メモリを決定論的なやり方でアクセスできな
い（すなわち、そのメモリを非同期でアクセスせねばな
らない）とメモリが応答したとすると、プロセツサとメ
モリは非同期的に通信し、その結果として固有の同期化
罰が伴う。
本発明は、それの好適な実施例においては、標準的な
アイビーエム・コンパチブルPC/ATインターフエイスに
対して賛意を表する32ビツトアーキテクチヤをサポート
する。そのバスはメモリバスとして主として用いられる
が、多数のバスマスタおよびI/O装置をサポートでき
る。こうすることにより、広い帯域幅のバスを必要とす
るコプロセツサを有する未来の実施例において本発明を
利用できるようにされる。
アイビーエム・コンパチブルPC/ATインターフエイスに
対して賛意を表する32ビツトアーキテクチヤをサポート
する。そのバスはメモリバスとして主として用いられる
が、多数のバスマスタおよびI/O装置をサポートでき
る。こうすることにより、広い帯域幅のバスを必要とす
るコプロセツサを有する未来の実施例において本発明を
利用できるようにされる。
好適な実施例のブロツク図
本発明の好適な実施例のブロツク図が第１図に示され
ている。プロセツサモジユール101がプロセツサ102を有
する。このプロセツサはキヤツシユメモリ103を有し、
このキヤツシユメモリにはアドレスタグバツフア104と
制御回路105が組合わされる。プロセツサ102とアドレス
タグバツフア104はアドレスバス107を介してバツフアイ
ンターフエイス106へ結合される。プロセツサ102とキヤ
ツシユメモリ103はデータバス108を介してバツフアイン
ターフエイス106へも結合される。
ている。プロセツサモジユール101がプロセツサ102を有
する。このプロセツサはキヤツシユメモリ103を有し、
このキヤツシユメモリにはアドレスタグバツフア104と
制御回路105が組合わされる。プロセツサ102とアドレス
タグバツフア104はアドレスバス107を介してバツフアイ
ンターフエイス106へ結合される。プロセツサ102とキヤ
ツシユメモリ103はデータバス108を介してバツフアイン
ターフエイス106へも結合される。
プロセツサモジユール101はバツフアインターフエイ
ス106を介して装置バス120へ結合される。先に述べたよ
うに、本発明の後の実施例は、装置バス120へ結合され
る複数のコプロセツサを有することができる。プロセッ
サモジユール101はメモリ130のようなメモリを装置バス
120を介してアクセスできる。
ス106を介して装置バス120へ結合される。先に述べたよ
うに、本発明の後の実施例は、装置バス120へ結合され
る複数のコプロセツサを有することができる。プロセッ
サモジユール101はメモリ130のようなメモリを装置バス
120を介してアクセスできる。
後で第２図を参照して詳しく説明するように、本発明
のコンピユータ装置のメモリは、コンピユータ装置に電
力が供給された時に構成される（すなわち、メモリモジ
ユールには装置のメモリアドレス空間内のアドレスが割
当てられる）。本発明の好適な実施例は、装置メモリを
構成するためのアドレス復号モジユール140を有する。
このアドレス復号モジユールは装置バス120へ結合され
る。装置内の各メモリモジユールは、装置へ電力を供給
した時に、構成情報をアドレス復号モジユール140へ供
給する。
のコンピユータ装置のメモリは、コンピユータ装置に電
力が供給された時に構成される（すなわち、メモリモジ
ユールには装置のメモリアドレス空間内のアドレスが割
当てられる）。本発明の好適な実施例は、装置メモリを
構成するためのアドレス復号モジユール140を有する。
このアドレス復号モジユールは装置バス120へ結合され
る。装置内の各メモリモジユールは、装置へ電力を供給
した時に、構成情報をアドレス復号モジユール140へ供
給する。
拡張スロット150のような複数の拡張スロツトが装置
バス120へ結合される。別のメモリまたはその他のリソ
ースをそれらの拡張スロツトの中に差込み、装置バス12
0を介してプロセツサモジユール101と通信できる。
バス120へ結合される。別のメモリまたはその他のリソ
ースをそれらの拡張スロツトの中に差込み、装置バス12
0を介してプロセツサモジユール101と通信できる。
I/Oモジユールまたはその他のリソースをインターフ
エイス160を介して装置バス120へ結合でき、かつ装置バ
ス120を介してプロセツサモジユール101と通信すること
を許される。
エイス160を介して装置バス120へ結合でき、かつ装置バ
ス120を介してプロセツサモジユール101と通信すること
を許される。
信号の名称をつけるための規約
本発明は、第２図、第３図Ａ〜Ｃおよび第４図Ａ〜Ｃ
に示すタイミング図を参照することによつて、当業者が
良く理解できるであろう。それらの図および以下の説明
においては信号を信号名で呼ぶことにする。特定の信号
名は、本発明の要旨を逸脱することなしに変えることが
できることが明らかであろう。更に、信号の命名法は、
高または低、１または０、真または偽等とは異つて、活
動状態または非活動状態に関して信号を通常命名するも
のとする。一般に、好適な実施例の説明においては、低
レベルの時にアクテイブである信号をマイナス信号
（−）を前につけて示すことにする。信号のアクテイブ
状態は、本発明の進歩的な面から逸脱することなしに、
本発明の命名法とは逆にできることが当業者には明らか
であろう。この信号命名規約の例については下記の第Ｉ
表を参照されたい。
に示すタイミング図を参照することによつて、当業者が
良く理解できるであろう。それらの図および以下の説明
においては信号を信号名で呼ぶことにする。特定の信号
名は、本発明の要旨を逸脱することなしに変えることが
できることが明らかであろう。更に、信号の命名法は、
高または低、１または０、真または偽等とは異つて、活
動状態または非活動状態に関して信号を通常命名するも
のとする。一般に、好適な実施例の説明においては、低
レベルの時にアクテイブである信号をマイナス信号
（−）を前につけて示すことにする。信号のアクテイブ
状態は、本発明の進歩的な面から逸脱することなしに、
本発明の命名法とは逆にできることが当業者には明らか
であろう。この信号命名規約の例については下記の第Ｉ
表を参照されたい。
信号の説明に際しては、多くの信号は群として呼ぶこ
とが一層容易であり、かつ通常そのようにして呼ばれて
いる。したがつて、信号群について記述する際には、た
とえばバスの32本のデータ線を指すYD（31:0）のような
10進基数規約を用いて信号を呼ぶことにする。各信号群
内では、群の最下位ビツトを「０」を添えて呼ぶことに
する。たとえば、YD0はバスの最下位データ線を指し、Y
D31は最上位データ線を指す。
とが一層容易であり、かつ通常そのようにして呼ばれて
いる。したがつて、信号群について記述する際には、た
とえばバスの32本のデータ線を指すYD（31:0）のような
10進基数規約を用いて信号を呼ぶことにする。各信号群
内では、群の最下位ビツトを「０」を添えて呼ぶことに
する。たとえば、YD0はバスの最下位データ線を指し、Y
D31は最上位データ線を指す。
更に、本発明の好適な実施例は、カードを装置バス12
0へ結合するための複数のカードスロツトを有する。あ
る場合には、信号名は信号名の後に小文字のｎを有す
る。その場合には「ｎ」はカードスロツトの１つに対応
する。たとえば、−YREQnは複数の信号のうちの１つの
信号を指す。複数の各信号はカードスロツトに組合わさ
れる。−YREQ3はカードスロツト番号３に組合わされる
信号を指す。
0へ結合するための複数のカードスロツトを有する。あ
る場合には、信号名は信号名の後に小文字のｎを有す
る。その場合には「ｎ」はカードスロツトの１つに対応
する。たとえば、−YREQnは複数の信号のうちの１つの
信号を指す。複数の各信号はカードスロツトに組合わさ
れる。−YREQ3はカードスロツト番号３に組合わされる
信号を指す。
信号の記述
本発明を理解する際には、好適な実施例によつて利用
されるある信号を全体的に記述することが有用である。
されるある信号を全体的に記述することが有用である。
アドレス信号群
この信号群は、アクセスの初めにリクエスタにより駆
動されるアドレス信号である。
動されるアドレス信号である。
YADDRまたはYADDR（31:2） 本発明のアドレスバスにお
ける30本の三状態アドレス線を指す。アドレス線はプロ
セツサによつて保持されることは求められず、全バスサ
イクルにわたつて有効なまま保たれることがないかもし
れない。
ける30本の三状態アドレス線を指す。アドレス線はプロ
セツサによつて保持されることは求められず、全バスサ
イクルにわたつて有効なまま保たれることがないかもし
れない。
−YBE〔3:0〕 それらの線は、YADDR（31:2）信号線に
よりアドレスされる32ビツト語の４つのバイトの各バイ
トを指す。それとともに、−YBE〔3:0〕とYADDR〔31:
2〕は本発明の32ビツトバスアドレツシング機構を有す
る。
よりアドレスされる32ビツト語の４つのバイトの各バイ
トを指す。それとともに、−YBE〔3:0〕とYADDR〔31:
2〕は本発明の32ビツトバスアドレツシング機構を有す
る。
データ信号群
YD（31:0）またはYDATA（31:0） 本発明のデータバス
線の32本の三状態データ線を指す。
線の32本の三状態データ線を指す。
要求信号群
それらの信号は、リクエスタがバスに対するアクセス
を要求し、かつアクセスした時にそのリクエスタにより
ドライブされ、およびバスにアクセスを許した時に仲裁
器によりドライブされる。
を要求し、かつアクセスした時にそのリクエスタにより
ドライブされ、およびバスにアクセスを許した時に仲裁
器によりドライブされる。
−YREQn −YREQn信号は、装置バスの使用をプロセツサ
が求めていることを示す。たとえば、スロツト２におけ
るプロセツサが装置バスの使用を求めたとすると、スロ
ツト２におけるプロセツサは信号−YREQ2を活動状態に
（低く）する。プロセツサが装置バスの使用を求めてい
る限りは、プロセツサは信号−YREQ2の活動化を続け
る。
が求めていることを示す。たとえば、スロツト２におけ
るプロセツサが装置バスの使用を求めたとすると、スロ
ツト２におけるプロセツサは信号−YREQ2を活動状態に
（低く）する。プロセツサが装置バスの使用を求めてい
る限りは、プロセツサは信号−YREQ2の活動化を続け
る。
−YPRYn −YPRYn信号は要求しているプロセツサにより
ドライブされ、かつプロセツサがそれの−YREQn信号を
アサートしている時には−YPRYn信号は常に安定である
と仮定される。−YPRYn信号が活動状態でないとする
と、要求は先制交換（preemption exchange）プロトコ
ルに従うことである（先制交換プロトコルについては後
で第3c図を参照して詳しく説明する）。−YPRYn信号が
活動状態にあるとすると、要求は通常の交換プロトコル
に従うことである（通常の交換プロトコルについては後
で第3B図を参照して詳しく説明する）。
ドライブされ、かつプロセツサがそれの−YREQn信号を
アサートしている時には−YPRYn信号は常に安定である
と仮定される。−YPRYn信号が活動状態でないとする
と、要求は先制交換（preemption exchange）プロトコ
ルに従うことである（先制交換プロトコルについては後
で第3c図を参照して詳しく説明する）。−YPRYn信号が
活動状態にあるとすると、要求は通常の交換プロトコル
に従うことである（通常の交換プロトコルについては後
で第3B図を参照して詳しく説明する）。
YSTAT〔2:00〕 それら３つの信号は、バスエージエン
トにより求められている転送の種類を定める。転送はI/
O動作またはメモリ動作とすることができる。
トにより求められている転送の種類を定める。転送はI/
O動作またはメモリ動作とすることができる。
−YGNTn 活動状態にされている−YREQn信号に応答し
て、中央仲裁器が、より高い優先順位の要求をする−YR
EQn信号を活動状態にしていなければ、装置バスを使用
する許可を、要求しているプロセツサに与える。中央仲
裁器は−YGNTn信号を活動状態にして、要求しているプ
ロセツサが装置バスをアクセスする許可を与えられたこ
とをそのプロセツサに知らせる。バスをアクセスするこ
とをリクエスタに許可した後で、中央仲裁器は−YGNTn
信号を非活動状態にすることによりアクセスをやめさせ
ることができる。リクエスタは現在のバスサイクルにお
ける情報交換を終らせることを許され、それからそれの
−YREQn信号を非活動状態にする。
て、中央仲裁器が、より高い優先順位の要求をする−YR
EQn信号を活動状態にしていなければ、装置バスを使用
する許可を、要求しているプロセツサに与える。中央仲
裁器は−YGNTn信号を活動状態にして、要求しているプ
ロセツサが装置バスをアクセスする許可を与えられたこ
とをそのプロセツサに知らせる。バスをアクセスするこ
とをリクエスタに許可した後で、中央仲裁器は−YGNTn
信号を非活動状態にすることによりアクセスをやめさせ
ることができる。リクエスタは現在のバスサイクルにお
ける情報交換を終らせることを許され、それからそれの
−YREQn信号を非活動状態にする。
応答信号群
それらの信号は、バスエージエントからの要求に応答
するモジユールにより活動状態（またはYRDYの場合には
非活動状態）にされる。
するモジユールにより活動状態（またはYRDYの場合には
非活動状態）にされる。
YMODE〔1:0〕 この信号群は、選択された特定のメモリ
がサポートできるアクセスモードの種類を示すために用
いられる。
がサポートできるアクセスモードの種類を示すために用
いられる。
YSPD〔1:0〕 この信号群は、選択された特定のメモリ
装置のアクセス速度を定める。
装置のアクセス速度を定める。
YSIZE〔1:0〕 この信号群は、高速ページモード動作の
ために用いられる選択された特定のメモリ装置の密度を
定める。
ために用いられる選択された特定のメモリ装置の密度を
定める。
−YCEN 活動状態にある時は、この線は、特定のメモリ
アクセスを貯えておくことができることを示す。
アクセスを貯えておくことができることを示す。
YRDY この信号はバスにおいては通常高い。バスアイド
ルサイクル中はその信号は高くされる。特定の応答エー
ジエントが決定論的モードで応答できるものとすると、
その応答エージエントはYRDY信号をドライブせず、バス
上で高く（活動状態に）維持される。応答エージエント
が非同期モードで応答するものとすると、その応答エー
ジエントは、非同期ハンドシエイキングプロトコルを開
始しないYRDY信号をドライブする。
ルサイクル中はその信号は高くされる。特定の応答エー
ジエントが決定論的モードで応答できるものとすると、
その応答エージエントはYRDY信号をドライブせず、バス
上で高く（活動状態に）維持される。応答エージエント
が非同期モードで応答するものとすると、その応答エー
ジエントは、非同期ハンドシエイキングプロトコルを開
始しないYRDY信号をドライブする。
指令信号群
それらの信号は、バスに対するアクセスを開始させ、
終らせ、かつリセツトシーケンスを示すための指令とし
て用いられる。
終らせ、かつリセツトシーケンスを示すための指令とし
て用いられる。
−YASTB −YASTB信号は、バス事象の始りと終りを示す
バスアクセスストローブ線である。
バスアクセスストローブ線である。
−YCASTB −YCASTB信号は、高速ベージモードまたは静
止列モードメモリ要求を開始または終了させるためにリ
クエスタにより用いられる。−YASTB信号は、メモリを
活動状態に保つために活動状態に保たれ、個々のサイク
ルは−YCASTB信号により開始され、終了させられる。
止列モードメモリ要求を開始または終了させるためにリ
クエスタにより用いられる。−YASTB信号は、メモリを
活動状態に保つために活動状態に保たれ、個々のサイク
ルは−YCASTB信号により開始され、終了させられる。
−RESETDRV これは、装置に電力を供給した時のよう
な、リセツトシーケンスのスタートを拡張スロツト内の
モジユールに指示するために用いられる、装置バスにお
けるリセツト信号である。
な、リセツトシーケンスのスタートを拡張スロツト内の
モジユールに指示するために用いられる、装置バスにお
けるリセツト信号である。
メモリ初期化信号
−YSELn −YSELn線はアドレス復号論理により発生さ
れ、活動状態にある時は、どのモジユールがアクセスさ
れるかを選択されたリソースへ指示する。各スロツトは
それ自身の−YSEL信号を有し、特定のスロツトはｎによ
り示される。
れ、活動状態にある時は、どのモジユールがアクセスさ
れるかを選択されたリソースへ指示する。各スロツトは
それ自身の−YSEL信号を有し、特定のスロツトはｎによ
り示される。
YCONFIG〔3:0〕 YCONFIG〔3:0〕信号線が、本発明の一
実施例において、装置へ電力を供給した時にメモリモジ
ユールのサイズを定めるために用いられる。
実施例において、装置へ電力を供給した時にメモリモジ
ユールのサイズを定めるために用いられる。
YIDn〔1:0〕 YIDn〔1:0〕信号は、本発明の第２の実施
例において、本発明の各スロツトに組合わされ、装置に
電力を供給した時に、メモリモジユールのサイズを定め
るために用いられる。
例において、本発明の各スロツトに組合わされ、装置に
電力を供給した時に、メモリモジユールのサイズを定め
るために用いられる。
メモリサイズ識別（第２図）
ここで、第２図を参照して、メモリサイズ識別のため
に好適な実施例により用いられる方法を詳しく説明す
る。装置が動作を開始させられた時に利用できるメモリ
サイズを識別するために、メモリ空間を含んでいるコン
ピユータ装置内のボードを本発明はアクセスできるよう
にするものである。メモリサイズの識別は動作開始時に
正確に行わせる必要はなく、メモリサイズ識別の前に他
の装置管理機能を行うことができることが当業者には明
らかであろう。更に、コンピユータ装置の動作開始後に
装置のメモリの再割当てを許す本発明の方法を実現する
装置を当業者は認めることができる。たとえば、動作開
始後に本発明のプロセツサがアクセスできるものとして
付加メモリを再び割当てることができる。
に好適な実施例により用いられる方法を詳しく説明す
る。装置が動作を開始させられた時に利用できるメモリ
サイズを識別するために、メモリ空間を含んでいるコン
ピユータ装置内のボードを本発明はアクセスできるよう
にするものである。メモリサイズの識別は動作開始時に
正確に行わせる必要はなく、メモリサイズ識別の前に他
の装置管理機能を行うことができることが当業者には明
らかであろう。更に、コンピユータ装置の動作開始後に
装置のメモリの再割当てを許す本発明の方法を実現する
装置を当業者は認めることができる。たとえば、動作開
始後に本発明のプロセツサがアクセスできるものとして
付加メモリを再び割当てることができる。
本発明は、第１図に復号モジユール140として示され
ている、中央アドレス復号モジユールを有する。好適な
実施例は、復号機能を実現するための別々のモジユール
を開示するが、アドレス信号を復号するため、および装
置メモリにアドレス空間を割当てるために汎用処理装置
を用いるというように、他の手段を利用できることを当
業者はわかることができる。アドレス復号モジユール
は、装置内の各メモリモジユールから受けたサイズ情報
を保持する。それからアドレス復号モジユールは装置ア
ドレス空間を装置内の各メモリモジユールに割当てる。
ている、中央アドレス復号モジユールを有する。好適な
実施例は、復号機能を実現するための別々のモジユール
を開示するが、アドレス信号を復号するため、および装
置メモリにアドレス空間を割当てるために汎用処理装置
を用いるというように、他の手段を利用できることを当
業者はわかることができる。アドレス復号モジユール
は、装置内の各メモリモジユールから受けたサイズ情報
を保持する。それからアドレス復号モジユールは装置ア
ドレス空間を装置内の各メモリモジユールに割当てる。
メモリ場所０から〔最初のメモリモジユールサイズ−
１〕までの装置アドレス空間が最初のメモリモジユール
に割当てられる。メモリ場所〔第１のメモリモジユール
サイズ〕からメモリ場所〔第２のメモリモジユールサイ
ズ−１〕までの装置アドレス空間が第２のメモリ場所に
割当てられる。メモリ場所〔第１のメモリモジユールサ
イズ＋第２のメモリモジユールサイズ〕からメモリ場所
〔第１のメモリモジユールサイズ＋第２のメモリモジユ
ールサイズ＋第３のメモリモジユールサイズ−１〕まで
の装置アドレス空間が第３のメモリモジユールに割当て
られる。このパターンは装置内の各メモリモジユールへ
の装置アドレス空間の割当に対して続く。
１〕までの装置アドレス空間が最初のメモリモジユール
に割当てられる。メモリ場所〔第１のメモリモジユール
サイズ〕からメモリ場所〔第２のメモリモジユールサイ
ズ−１〕までの装置アドレス空間が第２のメモリ場所に
割当てられる。メモリ場所〔第１のメモリモジユールサ
イズ＋第２のメモリモジユールサイズ〕からメモリ場所
〔第１のメモリモジユールサイズ＋第２のメモリモジユ
ールサイズ＋第３のメモリモジユールサイズ−１〕まで
の装置アドレス空間が第３のメモリモジユールに割当て
られる。このパターンは装置内の各メモリモジユールへ
の装置アドレス空間の割当に対して続く。
好適な実施例においては、第２図に示すように、装置
の電力を供給された時、または装置のリセツトが求めら
れる動作中の他の時（時刻t1）におけるような、活動状
態にある−RESETDRV信号201により、アドレス復号回路
中の状態マシンが活動状態に置かれる。その状態マシン
は、自己識別プロセス中は−RESETDRV信号を活動状態に
維持する。状態マシンは内部アドレスカウンタを零にセ
ツトする。このカウンタはメモリアドレス空間を種々の
モジユールに割当てるために用いられる。それから、状
態マシンはスロツト０（時刻t0）に対して−YSELn202信
号を活動状態にドライブする。スロツト０にボードがあ
るとすると、それは構成信号YCONFIG204をドライブし
て、スロツト内の利用できるメモリの量を示す。本発明
においては、YCONFIG信号は、非リセツト期間中に他の
信号のために用いられる信号線を介してバスへ伝えられ
る。
の電力を供給された時、または装置のリセツトが求めら
れる動作中の他の時（時刻t1）におけるような、活動状
態にある−RESETDRV信号201により、アドレス復号回路
中の状態マシンが活動状態に置かれる。その状態マシン
は、自己識別プロセス中は−RESETDRV信号を活動状態に
維持する。状態マシンは内部アドレスカウンタを零にセ
ツトする。このカウンタはメモリアドレス空間を種々の
モジユールに割当てるために用いられる。それから、状
態マシンはスロツト０（時刻t0）に対して−YSELn202信
号を活動状態にドライブする。スロツト０にボードがあ
るとすると、それは構成信号YCONFIG204をドライブし
て、スロツト内の利用できるメモリの量を示す。本発明
においては、YCONFIG信号は、非リセツト期間中に他の
信号のために用いられる信号線を介してバスへ伝えられ
る。
本発明の一実施例においては、YIDn1信号線と−YIDn2
信号線が、下の第II（ａ）表に示すようなメモリサイズ
識別情報を供給するために用いられる。第II（ａ）表
と、この明細書中の他の表を参照して、「Ｈ」はバスに
おける高い状態を示し、「Ｌ」が低い状態を示すことに
注目されたい。
信号線が、下の第II（ａ）表に示すようなメモリサイズ
識別情報を供給するために用いられる。第II（ａ）表
と、この明細書中の他の表を参照して、「Ｈ」はバスに
おける高い状態を示し、「Ｌ」が低い状態を示すことに
注目されたい。
この第１の実施例においては、装置の全てのスロツト
内の全てのモジユールは、−RESETDRV信号が活動状態に
ある間に、特定のスロツトに関連する信号線にメモリサ
イズ情報を供給する。−RESETDRVが非活動状態にされる
までそれらのモジユールはそれらの信号を維持する。−
RESETDRV信号が活動状態にされている間は、復号モジユ
ールは、各スロツトに組合わされている信号をポール
し、そのスロツトに対するメモリ構成情報を決定する。
内の全てのモジユールは、−RESETDRV信号が活動状態に
ある間に、特定のスロツトに関連する信号線にメモリサ
イズ情報を供給する。−RESETDRVが非活動状態にされる
までそれらのモジユールはそれらの信号を維持する。−
RESETDRV信号が活動状態にされている間は、復号モジユ
ールは、各スロツトに組合わされている信号をポール
し、そのスロツトに対するメモリ構成情報を決定する。
本発明の第２の実施例が、メモリの構成のためにリセ
ツト期間中にYCONFIG信号線を利用する。この実施例に
おいて伝えられるメモリサイズ情報は第II（ｂ）表を参
照すると理解されるであろう。
ツト期間中にYCONFIG信号線を利用する。この実施例に
おいて伝えられるメモリサイズ情報は第II（ｂ）表を参
照すると理解されるであろう。
第II（ａ）表と第II（ｂ）表からわかるように、スロ
ツト内に存在しないモジユールの場合には、またはモジ
ユールが装置メモリを利用できないとすると、状態情報
が戻されてメモリを利用できない（0Mバイト）ことを示
す。
ツト内に存在しないモジユールの場合には、またはモジ
ユールが装置メモリを利用できないとすると、状態情報
が戻されてメモリを利用できない（0Mバイト）ことを示
す。
第２の実施例の場合には、メモリ構成情報を供給する
ためのスロツトを選択するために−YSELn信号が利用さ
れる。第２図を参照するとわかるように、−RESETDRV信
号201は時刻t1に活動状態にされる。活動状態にされた
−RESETDRV信号に応答して、適切なYSELn信号202をドラ
イブすることにより、メモリ構成情報に対する各スロツ
トのポーリングを復号モジユールが開始する。たとえ
ば、時刻t2にスロツト０を選択するために復号モジユー
ルは−YSELn信号202を初めにドライブする。次に、スロ
ツト０におけるモジユールは時刻t3に構成情報をYCONFI
G線204へドライブし、復号モジユールが時刻t4に−YSEL
n信号202を非活動状態にするまで、有効な情報をそれら
の線に維持する。次に、スロツト０におけるモジユール
が時刻t5において有効な情報のドライブを停止する。
ためのスロツトを選択するために−YSELn信号が利用さ
れる。第２図を参照するとわかるように、−RESETDRV信
号201は時刻t1に活動状態にされる。活動状態にされた
−RESETDRV信号に応答して、適切なYSELn信号202をドラ
イブすることにより、メモリ構成情報に対する各スロツ
トのポーリングを復号モジユールが開始する。たとえ
ば、時刻t2にスロツト０を選択するために復号モジユー
ルは−YSELn信号202を初めにドライブする。次に、スロ
ツト０におけるモジユールは時刻t3に構成情報をYCONFI
G線204へドライブし、復号モジユールが時刻t4に−YSEL
n信号202を非活動状態にするまで、有効な情報をそれら
の線に維持する。次に、スロツト０におけるモジユール
が時刻t5において有効な情報のドライブを停止する。
スロツト０内のモジユールが0Mバイトより大きいメモ
リ構成で応答したとすると、復号モジユールは内部カウ
ンタのカウントを増大し、先に述べたように装置アドレ
ス空間をモジユールに割当てる。
リ構成で応答したとすると、復号モジユールは内部カウ
ンタのカウントを増大し、先に述べたように装置アドレ
ス空間をモジユールに割当てる。
このサイクルは、適切な−YSELn信号202をドライブす
る復号モジユールと、時間t7中にYCONFIG線204により応
答する対応するスロツトにあるモジユールとにより各ス
ロツトに対して繰返えされる。
る復号モジユールと、時間t7中にYCONFIG線204により応
答する対応するスロツトにあるモジユールとにより各ス
ロツトに対して繰返えされる。
各メモリに対するこのサイクルが終つた後で、状態マ
シンは−RESETDRV信号201のそれの制御を不能にする。
シンは−RESETDRV信号201のそれの制御を不能にする。
装置のモジユールの間での情報の次の交換中に、アド
レス復号モジユールは、与えられたアドレスに対応する
適切なメモリモジユールを識別する。このプロトコル
は、個々のメモリモジユールにメモリを構成するために
装置のマザーボードにおける構成スイツチをなくすこと
を許す。更に、アドレス復号モジユール140の中央にア
ドレス復号論理が配置される。これは個々の各メモリモ
ジユールにおけるアドレス復号回路に対する必要をなく
す。
レス復号モジユールは、与えられたアドレスに対応する
適切なメモリモジユールを識別する。このプロトコル
は、個々のメモリモジユールにメモリを構成するために
装置のマザーボードにおける構成スイツチをなくすこと
を許す。更に、アドレス復号モジユール140の中央にア
ドレス復号論理が配置される。これは個々の各メモリモ
ジユールにおけるアドレス復号回路に対する必要をなく
す。
バス仲裁サイクル
本発明は、リクエスタによる装置バスのアクセスを仲
裁するために３つの仲裁サイクルを開示するものであ
る。一般に、プロセツサはそれの−YREQn信号をアサー
トし、希望する仲裁の種類に応じてそれの−YPRYn信号
をアサートする。中央仲裁器は装置内の各潜在的なリク
エスタに対して別々の−YREQn信号と−YPRYn信号を受け
る。中央仲裁器は要求を評価し、第３図Ａ〜Ｃを参照し
て説明するようにバスの所有を許す。３つの仲裁サイク
ルは（１）正常な仲裁、（２）交換プロトコル、（３）
先制プロトコル、と呼ばれる。
裁するために３つの仲裁サイクルを開示するものであ
る。一般に、プロセツサはそれの−YREQn信号をアサー
トし、希望する仲裁の種類に応じてそれの−YPRYn信号
をアサートする。中央仲裁器は装置内の各潜在的なリク
エスタに対して別々の−YREQn信号と−YPRYn信号を受け
る。中央仲裁器は要求を評価し、第３図Ａ〜Ｃを参照し
て説明するようにバスの所有を許す。３つの仲裁サイク
ルは（１）正常な仲裁、（２）交換プロトコル、（３）
先制プロトコル、と呼ばれる。
正常な仲裁−第３図Ａ
まず第３図Ａを参照する。この図には正常な仲裁プロ
トコルが示されている。正常な仲裁においては、省略
（default）バスの持主、好適な実施例においてはマザ
ーボードプロセツサ、はバスを制御する。コプロセツサ
（リクエスタ）が時刻t1にそれの−YREQn信号301を活動
状態にドライブし、それの−YPRYn信号302を非活動状態
にドライブする。それの−YREQn信号301を活動状態にド
ライブするコプロセツサに応答して、中央仲裁器はそれ
の−YGNTn信号（図示せず）を非活動状態にすることに
より、省略時バス持主がバスをアクセスすることを不可
能にし、それから時刻t2（以前のバス持主がそれの−YR
EQn線を解放した後）にリクエスタの−YGNTn信号303を
活動状態にする。リクエスタは、活動状態にドライブさ
れているそれの−YGNTn信号303を検出し、適切な伝達情
報を時刻t3にバス304にドライブする。
トコルが示されている。正常な仲裁においては、省略
（default）バスの持主、好適な実施例においてはマザ
ーボードプロセツサ、はバスを制御する。コプロセツサ
（リクエスタ）が時刻t1にそれの−YREQn信号301を活動
状態にドライブし、それの−YPRYn信号302を非活動状態
にドライブする。それの−YREQn信号301を活動状態にド
ライブするコプロセツサに応答して、中央仲裁器はそれ
の−YGNTn信号（図示せず）を非活動状態にすることに
より、省略時バス持主がバスをアクセスすることを不可
能にし、それから時刻t2（以前のバス持主がそれの−YR
EQn線を解放した後）にリクエスタの−YGNTn信号303を
活動状態にする。リクエスタは、活動状態にドライブさ
れているそれの−YGNTn信号303を検出し、適切な伝達情
報を時刻t3にバス304にドライブする。
リクエスタが情報をバスへ転送を続けている限り（時
刻t3からt4の間）、リクエスタはそれの−YREQn信号301
の活動状態へのドライブを続ける。より高い優先度の要
求が受けられるか、リフレツシユサイクルが要求されな
ければ、中央仲裁器は−YGNTn信号303の活動状態へのド
ライブを続ける。情報の転送の終了に続いて、リクエス
タはそれの−YREQn信号を非活動状態にする（時刻t5
に）。次に、仲裁器は−YGNTn信号を非活動状態にし、
最高優先度の係属中のリクエスタにバスをアクセスする
許可を与える。
刻t3からt4の間）、リクエスタはそれの−YREQn信号301
の活動状態へのドライブを続ける。より高い優先度の要
求が受けられるか、リフレツシユサイクルが要求されな
ければ、中央仲裁器は−YGNTn信号303の活動状態へのド
ライブを続ける。情報の転送の終了に続いて、リクエス
タはそれの−YREQn信号を非活動状態にする（時刻t5
に）。次に、仲裁器は−YGNTn信号を非活動状態にし、
最高優先度の係属中のリクエスタにバスをアクセスする
許可を与える。
交換プロトコル−第３図Ｂ
バス交換プロトコルが示されている第３図Ｂを参照す
る。バス交換プロトコルはバスの制御を１つのコプロセ
ツサから別のコプロセツサへ交換することを許す。第３
図Ｂにおいては、コプロセツサ１は時刻t1にバスを制御
する（中央仲裁器は−YGNT1信号316をアサートし、それ
の−YPRY信号は非活動状態にあり、バスをアクセスする
ことをコプロセツサ１に許可する）。コプロセツサ１よ
り優先度が低いコプロセツサ０が、時刻t1にそれの−YR
EQ0信号310を活動状態にすることによりバスのアクセス
を求める。バスの制御を許可されるまでコプロセツサ０
はそれの−YREQ0信号310のアサートを続ける。コプロセ
ツサ０はそれの−YPRY0信号311をアサートしない。した
がつて、これは先制要求ではなく、コプロセツサ１はバ
スにおけるそれの情報交換を終る（時刻t1〜t2の時間中
に有効なデータのバス313への送信を続ける）。
る。バス交換プロトコルはバスの制御を１つのコプロセ
ツサから別のコプロセツサへ交換することを許す。第３
図Ｂにおいては、コプロセツサ１は時刻t1にバスを制御
する（中央仲裁器は−YGNT1信号316をアサートし、それ
の−YPRY信号は非活動状態にあり、バスをアクセスする
ことをコプロセツサ１に許可する）。コプロセツサ１よ
り優先度が低いコプロセツサ０が、時刻t1にそれの−YR
EQ0信号310を活動状態にすることによりバスのアクセス
を求める。バスの制御を許可されるまでコプロセツサ０
はそれの−YREQ0信号310のアサートを続ける。コプロセ
ツサ０はそれの−YPRY0信号311をアサートしない。した
がつて、これは先制要求ではなく、コプロセツサ１はバ
スにおけるそれの情報交換を終る（時刻t1〜t2の時間中
に有効なデータのバス313への送信を続ける）。
コプロセツサ１は時刻t2にそれの情報交換を終る。次
に、コプロセツサ１は時刻t3の時に−YREQ1信号314を非
活動状態にして、バスの制御を中央仲裁器が断念する用
意ができたことを知らせる。中央仲裁器は時刻t4に−YG
NT1信号316を非活動状態にし、時刻t5に−YGNT0信号312
を非活動状態にする。−YGNT0信号を活動状態にすると
コプロセツサ０はバスをアクセスすることを許可され
る。コプロセツサ０は時刻t6にバス313におけるそれの
情報交換を始める。
に、コプロセツサ１は時刻t3の時に−YREQ1信号314を非
活動状態にして、バスの制御を中央仲裁器が断念する用
意ができたことを知らせる。中央仲裁器は時刻t4に−YG
NT1信号316を非活動状態にし、時刻t5に−YGNT0信号312
を非活動状態にする。−YGNT0信号を活動状態にすると
コプロセツサ０はバスをアクセスすることを許可され
る。コプロセツサ０は時刻t6にバス313におけるそれの
情報交換を始める。
先制プロトコル−第３図Ｃ
あるプロセツサが別のコプロセツサより高い優先順位
を有するものとすると、そのプロセツサはそれの−YPRY
n信号をアサートすることにより、バスに対するアクセ
スを先制する。好適な実施例におけるコンピユータ装置
の優先度を第III表に示す。
を有するものとすると、そのプロセツサはそれの−YPRY
n信号をアサートすることにより、バスに対するアクセ
スを先制する。好適な実施例におけるコンピユータ装置
の優先度を第III表に示す。
第III表 優先度 スロツト
０ リフレツシユ
１ 装置CPU（高優先度活動状態）
２ カードスロツト０（YPRYn活動状態）
３ カードスロツト１（YPRYn活動状態）
４ カードスロツト２（YPRYn活動状態）
５ I/O
６ カードスロツト０（YPRYn非活動状態）
７ カードスロツト１（YPRYn非活動状態）
８ カードスロツト２（YPRYn非活動状態）
９ 装置CPU（高優先度非活動状態）
好適な実施例においては、優先度０が最高優先度であ
り、優先度９が最低優先度である。省略時バス持主はマ
ザーボードである。他の全てのリクエスタはより高い優
先度を有するから、他の任意のリクエスタによる係属中
の任意の要求はマザーボードに先制する。
り、優先度９が最低優先度である。省略時バス持主はマ
ザーボードである。他の全てのリクエスタはより高い優
先度を有するから、他の任意のリクエスタによる係属中
の任意の要求はマザーボードに先制する。
本発明は各コプロセツサカードに対して２つの優先度
を用いることを開示するものである。第１の優先度（好
適な実施例では「正常優先度」と呼ばれる）はI/O装置
の優先度より低い。この優先度は正常な処理のために用
いられる。（好適な実施例では「高くされた優先度」と
呼ばれる）第２の優先度はI/O装置の優先度より高い。
コプロセツサはそれぞれのバス要求の優先度をI/O装置
の優先度より高くできる。好適な実施例においては、優
先度を高くされたコプロセツサはI/Oサイクルに割込ま
ないが、コプロセツサが装置バスのアクセスをひとたび
許可されると、I/Oサブシステムはそのコプロセツサを
先制することを阻止される。正常な優先度においては、
I/Oサブシステムは、装置バスをアクセスする許可を与
えられたコプロセツサを先制できる。バス帯域幅の割当
が多くされた環境においてコプロセツサを動作させるこ
とを許すことを希望する場合に、優先度を高くすること
が有用である。
を用いることを開示するものである。第１の優先度（好
適な実施例では「正常優先度」と呼ばれる）はI/O装置
の優先度より低い。この優先度は正常な処理のために用
いられる。（好適な実施例では「高くされた優先度」と
呼ばれる）第２の優先度はI/O装置の優先度より高い。
コプロセツサはそれぞれのバス要求の優先度をI/O装置
の優先度より高くできる。好適な実施例においては、優
先度を高くされたコプロセツサはI/Oサイクルに割込ま
ないが、コプロセツサが装置バスのアクセスをひとたび
許可されると、I/Oサブシステムはそのコプロセツサを
先制することを阻止される。正常な優先度においては、
I/Oサブシステムは、装置バスをアクセスする許可を与
えられたコプロセツサを先制できる。バス帯域幅の割当
が多くされた環境においてコプロセツサを動作させるこ
とを許すことを希望する場合に、優先度を高くすること
が有用である。
第III表からわかるように、CPUが装置バスに対するア
クセスを割込まない実現においては、それは優先度１
（最高優先度の次）で動作する。他の全ての場合には、
それは優先度９（最低優先度）で動作する。
クセスを割込まない実現においては、それは優先度１
（最高優先度の次）で動作する。他の全ての場合には、
それは優先度９（最低優先度）で動作する。
本発明の先制プロトコルを第３図Ｃを参照して詳しく
説明する。コプロセツサｎは時刻t1（−YGNTn信号322は
活動状態にある）にバスを制御し、情報をバス323を通
じて転送する。正常モードにあるコプロセツサより優先
度が低いコプロセツサｍはバスを制御しようと試みる。
まず、コプロセツサｎはそれの−YPRYm信号324を活動状
態にして、時刻t1に先制バス要求を行うことをこれに指
示する。好適な実施例においては、コプロセツサｍはそ
れの正常な優先度の、または優先度を高くされた、信号
−YPRYm信号を活動状態にできる。時刻t2には、コプロ
セツサｍは−YREQm信号325を活動状態にしてバスの制御
を要求する。この要求と、活動状態にされている−YPRY
m信号とに応じて、中央仲裁器は時刻t3に−YGNTn信号32
2を非活動状態にする。
説明する。コプロセツサｎは時刻t1（−YGNTn信号322は
活動状態にある）にバスを制御し、情報をバス323を通
じて転送する。正常モードにあるコプロセツサより優先
度が低いコプロセツサｍはバスを制御しようと試みる。
まず、コプロセツサｎはそれの−YPRYm信号324を活動状
態にして、時刻t1に先制バス要求を行うことをこれに指
示する。好適な実施例においては、コプロセツサｍはそ
れの正常な優先度の、または優先度を高くされた、信号
−YPRYm信号を活動状態にできる。時刻t2には、コプロ
セツサｍは−YREQm信号325を活動状態にしてバスの制御
を要求する。この要求と、活動状態にされている−YPRY
m信号とに応じて、中央仲裁器は時刻t3に−YGNTn信号32
2を非活動状態にする。
コプロセツサｎはバスの制御と、次のバスサイクルに
おける（時刻t4まで）情報の転送とを続け、それから時
刻t5にそれの−YREQn信号321を非活動状態にする。−YR
EQn信号321を非活動状態にするコプロセツサｎに応答し
て、中央仲裁器は時刻t6に信号−YGNTm326を活動状態に
する。次に、コプロセツサｍはバスを制御し、バス323
におけるそれの情報転送を実行できる（時刻t7からt8ま
で）。
おける（時刻t4まで）情報の転送とを続け、それから時
刻t5にそれの−YREQn信号321を非活動状態にする。−YR
EQn信号321を非活動状態にするコプロセツサｎに応答し
て、中央仲裁器は時刻t6に信号−YGNTm326を活動状態に
する。次に、コプロセツサｍはバスを制御し、バス323
におけるそれの情報転送を実行できる（時刻t7からt8ま
で）。
バス事象（活動状態にドライブされている−YASTB）
の開始を検出した時は、コプロセツサｎはそれの−YREQ
n信号321を常に再び活動状態にして、それの割込まれた
バス転送を完了するためにバスの制御を要求する。より
高い優先度の仲裁要求が係属中でないと仮定して、コプ
ロセツサｍがそれの情報転送を終つた後で、バスの制御
はコプロセツサｎへ戻される。
の開始を検出した時は、コプロセツサｎはそれの−YREQ
n信号321を常に再び活動状態にして、それの割込まれた
バス転送を完了するためにバスの制御を要求する。より
高い優先度の仲裁要求が係属中でないと仮定して、コプ
ロセツサｍがそれの情報転送を終つた後で、バスの制御
はコプロセツサｎへ戻される。
それの情報転送を終つた後で、コプロセツサｍは−YR
EQm信号325を非活動状態にする（時刻t9に）。次に、中
央仲裁器は、時刻t10に、コプロセツサｍがそれの要求
を解放したのに応答して、−YGNTm信号326を非活動状態
にする。−YGNTm信号326が非活動状態にされた（時刻t1
1におけるように）後で、コプロセツサｍはそれの−YPR
Ym信号324を非活動状態にできる。
EQm信号325を非活動状態にする（時刻t9に）。次に、中
央仲裁器は、時刻t10に、コプロセツサｍがそれの要求
を解放したのに応答して、−YGNTm信号326を非活動状態
にする。−YGNTm信号326が非活動状態にされた（時刻t1
1におけるように）後で、コプロセツサｍはそれの−YPR
Ym信号324を非活動状態にできる。
要求／応答プロトコル
本発明は、メモリ装置のアクセスモード、（YMODE
〔1:0〕）、ページサイズ（YSIZE〔1:0〕）、メモリ装
置が格納できるかどうか（−YCEN）、メモリ装置の速度
（YSPD〔1:0〕）、およびメモリ装置を決定論的にアク
セスできるか、非同期的にアクセスできるかどうかをメ
モリ装置に識別することを許す要求／応答プロトコルを
開示するものである。
〔1:0〕）、ページサイズ（YSIZE〔1:0〕）、メモリ装
置が格納できるかどうか（−YCEN）、メモリ装置の速度
（YSPD〔1:0〕）、およびメモリ装置を決定論的にアク
セスできるか、非同期的にアクセスできるかどうかをメ
モリ装置に識別することを許す要求／応答プロトコルを
開示するものである。
とくに、本発明の好適な実施例は４つのアクセスモー
ドをとることを許す。すなわち、（１）標準RAS/CASモ
ード、（２）高速ページモード、（３）静止列モード、
（４）バーストモード、がそれである。メモリ装置は下
の第IV表に示すように適切なYMODE〔1:0〕群信号を動作
状態または非動作状態にすることにより、メモリ装置が
動作できるモードを識別する。
ドをとることを許す。すなわち、（１）標準RAS/CASモ
ード、（２）高速ページモード、（３）静止列モード、
（４）バーストモード、がそれである。メモリ装置は下
の第IV表に示すように適切なYMODE〔1:0〕群信号を動作
状態または非動作状態にすることにより、メモリ装置が
動作できるモードを識別する。
標準RAS/CASモードはI/Oおよびその他のバスアクセス
および標準メモリアクセスのために用いられる。静止列
モードは、メモリ装置により行アドレスを保持し、列ア
ドレスを流すようなモードである。データは列アドレス
の変更に関して変る（すなわち、アレイがそれの列を読
下す）。高速ページモードは静止列モードに類似する
が、CASアドレスは流れず、その代りにCASの活動状態に
なる縁部による引続く各アクセスに保持される。未来の
プロセツサへ、またはそのプロセツサから、データを高
速で「バースト」することを許すことができるそのプロ
セツサをサポートするためにバーストモードが保留され
る。しかし、本発明を理解するためには特定のモードの
どれの動作も理解する必要はない。
および標準メモリアクセスのために用いられる。静止列
モードは、メモリ装置により行アドレスを保持し、列ア
ドレスを流すようなモードである。データは列アドレス
の変更に関して変る（すなわち、アレイがそれの列を読
下す）。高速ページモードは静止列モードに類似する
が、CASアドレスは流れず、その代りにCASの活動状態に
なる縁部による引続く各アクセスに保持される。未来の
プロセツサへ、またはそのプロセツサから、データを高
速で「バースト」することを許すことができるそのプロ
セツサをサポートするためにバーストモードが保留され
る。しかし、本発明を理解するためには特定のモードの
どれの動作も理解する必要はない。
好適な実施例のYSIZE〔1:0〕信号は第Ｖ表を参照して
解釈される。
解釈される。
−YCEN信号は第VI表を参照して解釈される。メモリ内
のデータの相関性とキヤツシユを強めることができる時
に、メモリ装置は格納できると考えられる。
のデータの相関性とキヤツシユを強めることができる時
に、メモリ装置は格納できると考えられる。
−YSPD信号は第VII表を参照して解釈される。好適な
実施例における速度はRAS（行アドレスストローブ）ア
クセス時間に関して定められる。
実施例における速度はRAS（行アドレスストローブ）ア
クセス時間に関して定められる。
プロセツサが要求すると、そのプロセツサは１組の要
求線YSTAT〔2:0〕を用いて要求の種類を識別する。YSTA
T〔2:0〕線は、第VIII表により定められるように、好適
な実施例においては、現在バスにあるアクセスの種類を
定め、かつ符号化される。
求線YSTAT〔2:0〕を用いて要求の種類を識別する。YSTA
T〔2:0〕線は、第VIII表により定められるように、好適
な実施例においては、現在バスにあるアクセスの種類を
定め、かつ符号化される。
一般に、メモリ装置に対する要求をコプロセツサ（リ
クエスタ）が行うと、応答するメモリ装置は所定の時間
内に、それの特性を識別する情報で要求に応答する。メ
モリ装置が決定論的なやり方で動作できると応答したと
すると、要求しているコプロセツサは決定できる時間だ
け待ち、データをバスから取出す。非同期的なやり方で
動作せねばならないことをメモリが応答したとすると、
要求しているプロセツサはメモリ装置を非同期的にアク
セスして、求められているハンドシエイキングに関連す
る同期化の罰をこうむる。
クエスタ）が行うと、応答するメモリ装置は所定の時間
内に、それの特性を識別する情報で要求に応答する。メ
モリ装置が決定論的なやり方で動作できると応答したと
すると、要求しているコプロセツサは決定できる時間だ
け待ち、データをバスから取出す。非同期的なやり方で
動作せねばならないことをメモリが応答したとすると、
要求しているプロセツサはメモリ装置を非同期的にアク
セスして、求められているハンドシエイキングに関連す
る同期化の罰をこうむる。
第４図Ａ〜Ｄは、決定論的読出し、非同期読出し、決
定論的書込みおよび非同期書込みのためのそれぞれのア
クセスプロトコルを示す。
定論的書込みおよび非同期書込みのためのそれぞれのア
クセスプロトコルを示す。
決定論的読出しサイクル−第４図Ｃ
まず第４図Ａを参照して、第３図Ａ〜Ｃを参照して説
明したように、プロセツサがバスの制御を許された後
で、プロセツサは時刻t1にアドレス401をバスにドライ
ブする。プロセツサは、第VIII表に示すように、適切な
要求信号402も時刻t1にドライブする。
明したように、プロセツサがバスの制御を許された後
で、プロセツサは時刻t1にアドレス401をバスにドライ
ブする。プロセツサは、第VIII表に示すように、適切な
要求信号402も時刻t1にドライブする。
アドレス401と要求信号402をセツトした後で、時刻t2
にプロセツサは−YASTB信号403を活動状態にする。
にプロセツサは−YASTB信号403を活動状態にする。
YRDY信号404が活動状態であるとすると、決定論的ア
クセスが仮定される。YRDY信号404は通常は活動状態に
あるから、決定論的装置はこの信号をドライブする必要
はない。決定論的アクセスのために、バススレーブ（メ
モリモジユール）が適切な応答群信号をアサートする。
上記アクセスモードと速度とを基にして、プロセツサ
は、バス上のデータをアクセスする前に遅延させるため
に適切な数の待機状態を決定する。このようにして（す
なわち、要求を行い、応答を行う−−−要求／応答プロ
トコル）、プロセツサは、アクセスされるメモリの種類
と速度を基にしてメモリに対するアクセスをメモリに合
わせて行うことができる。更に、このメモリに合わせた
アクセスはユーザーが設定するスイツチを必要とするこ
となしに行うことができる。
クセスが仮定される。YRDY信号404は通常は活動状態に
あるから、決定論的装置はこの信号をドライブする必要
はない。決定論的アクセスのために、バススレーブ（メ
モリモジユール）が適切な応答群信号をアサートする。
上記アクセスモードと速度とを基にして、プロセツサ
は、バス上のデータをアクセスする前に遅延させるため
に適切な数の待機状態を決定する。このようにして（す
なわち、要求を行い、応答を行う−−−要求／応答プロ
トコル）、プロセツサは、アクセスされるメモリの種類
と速度を基にしてメモリに対するアクセスをメモリに合
わせて行うことができる。更に、このメモリに合わせた
アクセスはユーザーが設定するスイツチを必要とするこ
となしに行うことができる。
好適な実施例においては、決定論的期間は、メモリが
与えられた要求に対するメモリに求められるアクセス時
間を基にして計算される。決定論的期間はメモリの動作
モードと、メモリの速度とに応じて変えられる。一般
に、決定論的期間は下記のようにして計算される。
与えられた要求に対するメモリに求められるアクセス時
間を基にして計算される。決定論的期間はメモリの動作
モードと、メモリの速度とに応じて変えられる。一般
に、決定論的期間は下記のようにして計算される。
Tdel＋Taccess＋Tdate setup＝TDeter ministic
ここに、
Tdel＝バス上で活動状態にある−YASTB信号をプロセ
ツサが参照した時からの時間長（通常はクロツクを参照
する、たとえば、プロセツサクロツクを基にして−YAST
Bが切換えられる。しかし、クロックから、−YASTB信号
の状態が変わるまでには遅れがある）。
ツサが参照した時からの時間長（通常はクロツクを参照
する、たとえば、プロセツサクロツクを基にして−YAST
Bが切換えられる。しかし、クロックから、−YASTB信号
の状態が変わるまでには遅れがある）。
Taccess＝バス上で活動状態にある−YASTBからバス上
にある有効なデータまでの期間（たとえば、好適な実施
例で利用できる100nsメモリにおいては、この期間は140
nsである）。
にある有効なデータまでの期間（たとえば、好適な実施
例で利用できる100nsメモリにおいては、この期間は140
nsである）。
Tdata setup＝プロセツサのデータ準備期間。
TDeterministic＝標準的なRAS/CAS装置に対する決定
論的メモリアクセス時間。
論的メモリアクセス時間。
制御情報を供給した後で、制御線YMODE,YSIZE,YCEN,Y
SPとデータバス（YD）405をバススレーブによつて有効
なデータによりドライブできる。プロセツサは決定論的
時間長（メモリの速度と種類により決定される時間t3〜
t4）だけ待つてから、バス上のデータをアクセスでき
る。バス上のデータは、決定論的期間の後の決定論的転
送に対して有効であると仮定される。
SPとデータバス（YD）405をバススレーブによつて有効
なデータによりドライブできる。プロセツサは決定論的
時間長（メモリの速度と種類により決定される時間t3〜
t4）だけ待つてから、バス上のデータをアクセスでき
る。バス上のデータは、決定論的期間の後の決定論的転
送に対して有効であると仮定される。
バスからデータを読取つた後で、プロセツサはアドレ
ス線401を解放し、時刻t5にそれの要求信号402を非活動
状態にする。それから、プロセツサは時刻t6に−YASTB
信号403を非活動状態にする。非活動状態になりつつあ
る−YASTB信号403をバススレーブが検出すると、それは
データ線（YD）405を解放できる。
ス線401を解放し、時刻t5にそれの要求信号402を非活動
状態にする。それから、プロセツサは時刻t6に−YASTB
信号403を非活動状態にする。非活動状態になりつつあ
る−YASTB信号403をバススレーブが検出すると、それは
データ線（YD）405を解放できる。
このプロトコルは、プロセツサにより求められるメモ
リからの別の読出しに対して繰返えされる。
リからの別の読出しに対して繰返えされる。
非同期読出しサイクル−第４図Ｂ
非同期読出しのためのプロトコルが示されている第４
図Ｂを参照する。非同期読出しにおいては、バスの制御
を許可されたプロセツサがアドレス信号（ADDRESS）411
をバスにドライブし、時刻t1にそれの要求線412をドラ
イブする。次にプロセツサは時刻t2に−YASTB信号413を
活動状態にする。
図Ｂを参照する。非同期読出しにおいては、バスの制御
を許可されたプロセツサがアドレス信号（ADDRESS）411
をバスにドライブし、時刻t1にそれの要求線412をドラ
イブする。次にプロセツサは時刻t2に−YASTB信号413を
活動状態にする。
選択されたバススレーブ（たとえばメモリ）が時刻t3
にYRDY信号414を非活動状態にして、読出しが非同期読
出しであることを示す。非同期読出しの場合には、信号
YSIZEとYSPはプロセツサにより無視され、メモリは標準
アクセスモードで非同期的にアクセスされる。
にYRDY信号414を非活動状態にして、読出しが非同期読
出しであることを示す。非同期読出しの場合には、信号
YSIZEとYSPはプロセツサにより無視され、メモリは標準
アクセスモードで非同期的にアクセスされる。
活動状態にドライブされている−YASTB信号413に応答
して、選択された装置は時刻t4にデータをデータバス
（YD）415へドライブする。有効なデータを利用できる
ものとすると、バススレーブはYRDY信号414を活動状態
にドライブする（時刻t5）。それからバスマスタがデー
タをバスから読出すことができる。活動状態にドライブ
されているYRDY信号414を検出した後で、バスマスタは
それのアドレス信号411のアサートを止め（時刻t6）、
時刻t7に−YASTB信号413を非活動状態にする。
して、選択された装置は時刻t4にデータをデータバス
（YD）415へドライブする。有効なデータを利用できる
ものとすると、バススレーブはYRDY信号414を活動状態
にドライブする（時刻t5）。それからバスマスタがデー
タをバスから読出すことができる。活動状態にドライブ
されているYRDY信号414を検出した後で、バスマスタは
それのアドレス信号411のアサートを止め（時刻t6）、
時刻t7に−YASTB信号413を非活動状態にする。
バススレーブは、非活動状態にドライブされている−
YASTB信号413を検出し、時刻t8にデータ信号415のアサ
ートを止める。YRDY信号414は活動状態であつて、バス
アイドル状態を通じて活動状態に保たれる。
YASTB信号413を検出し、時刻t8にデータ信号415のアサ
ートを止める。YRDY信号414は活動状態であつて、バス
アイドル状態を通じて活動状態に保たれる。
バスマスタは、上記プロトコルを繰返えすことによつ
てより多くのデータの転送を要求できる。
てより多くのデータの転送を要求できる。
決定論的書込みサイクル−第４図Ｃ
好適な実施例の決定論的書込みサイクルが示されてい
る第４図Ｃを参照する。時刻t1には、バスの制御を許さ
れたバスマスタはアドレスをバスにドライブし（アドレ
ス信号421）、それの要求信号422をドライブし、データ
をバスへ転送させる（YD（31:0）425）。それからプロ
セツサは時刻t2に−YASTB信号423をアサートする。
る第４図Ｃを参照する。時刻t1には、バスの制御を許さ
れたバスマスタはアドレスをバスにドライブし（アドレ
ス信号421）、それの要求信号422をドライブし、データ
をバスへ転送させる（YD（31:0）425）。それからプロ
セツサは時刻t2に−YASTB信号423をアサートする。
−YASTB信号がアサートされる前に、アドレス信号421
は復号されて、選択されたメモリアドレス空間場所を有
する特定のメモリ装置を決定する。好適な実施例におい
ては、装置へ電力が供給された時に、各メモリモジユー
ルにより復号器モジユールへ供給されるメモリサイズ識
別情報を基にした装置メモリアドレス空間割当てに特定
の装置の選択が依存する。
は復号されて、選択されたメモリアドレス空間場所を有
する特定のメモリ装置を決定する。好適な実施例におい
ては、装置へ電力が供給された時に、各メモリモジユー
ルにより復号器モジユールへ供給されるメモリサイズ識
別情報を基にした装置メモリアドレス空間割当てに特定
の装置の選択が依存する。
装置バスの決定論的アクセス時刻に遭遇した後で、プ
ロセツサは、時刻t3に要求信号422を解放し、時刻t4に
アドレス信号421を解放し、時刻t5に−YASTB信号423を
解放し、時刻t6にデータ信号425を解放する。上記のよ
うに、決定論的アクセス期間はメモリ装置の特性を基に
する。メモリ装置がそれの応答信号に応答した時にそれ
らの特性はプロセツサへ供給される。サイクル全体にわ
たつてYRDY信号は活動状態を保つ。これは決定論的メモ
リ書込みサイクルを終らせる。
ロセツサは、時刻t3に要求信号422を解放し、時刻t4に
アドレス信号421を解放し、時刻t5に−YASTB信号423を
解放し、時刻t6にデータ信号425を解放する。上記のよ
うに、決定論的アクセス期間はメモリ装置の特性を基に
する。メモリ装置がそれの応答信号に応答した時にそれ
らの特性はプロセツサへ供給される。サイクル全体にわ
たつてYRDY信号は活動状態を保つ。これは決定論的メモ
リ書込みサイクルを終らせる。
非同期書込みサイクル−第４図Ｄ
最後に、本発明で用いる非同期書込みサイクルが示さ
れている第４図Ｄを参照する。また、現在のバスマスタ
（バスのアクセスを許可されたプロセツサ）がアドレス
信号（ADDRESS431）をバスへドライブし、要求信号432
をドライブし、データ（YD（31:0）435）を時刻t1にバ
スへドライブする。−YASTB信号433は時刻t2にアサート
される。
れている第４図Ｄを参照する。また、現在のバスマスタ
（バスのアクセスを許可されたプロセツサ）がアドレス
信号（ADDRESS431）をバスへドライブし、要求信号432
をドライブし、データ（YD（31:0）435）を時刻t1にバ
スへドライブする。−YASTB信号433は時刻t2にアサート
される。
−YASTB信号433のアサートに応答してアドレス信号は
復号され、時間t2〜t3の間に適切なメモリが選択され
る。選択された装置が決定論的な時間中に書込み要求に
応答できないとすると（すなわち、これは非同期書込み
である）、選択されたメモリは時刻t4にYRDY信号434を
非活動状態にする。YRDY信号が非活動状態にされている
時間（時間t4〜t5）中は情報の交換は遅らされる。選択
されたメモリ装置が応答できるようになつている時は、
YRDY信号434は時刻t5に再び活動状態にされる。
復号され、時間t2〜t3の間に適切なメモリが選択され
る。選択された装置が決定論的な時間中に書込み要求に
応答できないとすると（すなわち、これは非同期書込み
である）、選択されたメモリは時刻t4にYRDY信号434を
非活動状態にする。YRDY信号が非活動状態にされている
時間（時間t4〜t5）中は情報の交換は遅らされる。選択
されたメモリ装置が応答できるようになつている時は、
YRDY信号434は時刻t5に再び活動状態にされる。
活動状態にされているYRDY信号434に応答して、バス
マスタは、時刻t5に要求信号432を解放し、時刻t6にア
ドレス信号線431を解放し、時刻t7に−YASTB信号433を
非活動状態にされる。
マスタは、時刻t5に要求信号432を解放し、時刻t6にア
ドレス信号線431を解放し、時刻t7に−YASTB信号433を
非活動状態にされる。
選択されたメモリは、非活動状態にされている−YAST
B信号433を検出し、時刻t8にXRDY信号434を解放する。
しかし、好適な実施例においては、YRDY信号434は引上
げ抵抗により活動状態に保たれる。それからバスマスタ
は時刻t8にデータ線435を解放する。
B信号433を検出し、時刻t8にXRDY信号434を解放する。
しかし、好適な実施例においては、YRDY信号434は引上
げ抵抗により活動状態に保たれる。それからバスマスタ
は時刻t8にデータ線435を解放する。
高速ページモード動作（読出し又は書込み）静的列モー
ド動作（書込み）−第４図Ｅ 読出しと書込みである高速ページモード動作、または
静的列モード書込み動作が示されている第４図Ｅを参照
する。それらの動作のいずれかが行われている間に、プ
ロセツサはバス、線443、にある希望のアドレスをドラ
イブする。プロセツサは要求群信号、線444、もドライ
ブする。書込み動作（高速ページモードまたは静的列モ
ードのいずれか）の場合には、プロセツサはデータ線44
6のドライブも行う。
ド動作（書込み）−第４図Ｅ 読出しと書込みである高速ページモード動作、または
静的列モード書込み動作が示されている第４図Ｅを参照
する。それらの動作のいずれかが行われている間に、プ
ロセツサはバス、線443、にある希望のアドレスをドラ
イブする。プロセツサは要求群信号、線444、もドライ
ブする。書込み動作（高速ページモードまたは静的列モ
ードのいずれか）の場合には、プロセツサはデータ線44
6のドライブも行う。
次に、アドレス復号モジユールが適切な−YSELn信号4
42を発生して、線443上のアドレスによりアドレスされ
るメモリを選択する。それからプロセツサは−YASTB信
号441をアサートして最初の動作を開始させる。次に、
選択されたメモリは、アドレスされたメモリが動作でき
るメモリモードの種類を示す適切な応答信号445をドラ
イブする。この応答信号445は、−YASTB信号441がアサ
ートされている期間中は安定に保たれる。
42を発生して、線443上のアドレスによりアドレスされ
るメモリを選択する。それからプロセツサは−YASTB信
号441をアサートして最初の動作を開始させる。次に、
選択されたメモリは、アドレスされたメモリが動作でき
るメモリモードの種類を示す適切な応答信号445をドラ
イブする。この応答信号445は、−YASTB信号441がアサ
ートされている期間中は安定に保たれる。
メモリが選択され、応答を行つた後で、復号モジユー
ルは−YSELn信号442を除去できる。−YASTB信号がアサ
ートされている間は、選択されたメモリは選択されたま
まである。
ルは−YSELn信号442を除去できる。−YASTB信号がアサ
ートされている間は、選択されたメモリは選択されたま
まである。
本発明の１つの発明的な特徴として、高速ページモー
ドまたは静列モードでメモリをアクセスできることを、
応答時間445を基にして決定した後で、プロセツサは−Y
CASTB信号448を活動状態にして最初の動作の終了を示
す。データを線446を介してメモリへ転送するためにバ
スに置くことを終つた後、またはメモリのアドレス動作
が終つた後である事象が終り、データがバスに置かれ
る、線447。
ドまたは静列モードでメモリをアクセスできることを、
応答時間445を基にして決定した後で、プロセツサは−Y
CASTB信号448を活動状態にして最初の動作の終了を示
す。データを線446を介してメモリへ転送するためにバ
スに置くことを終つた後、またはメモリのアドレス動作
が終つた後である事象が終り、データがバスに置かれ
る、線447。
次の動作を検出するプロセツサがメモリの同じページ
に対するものである場合には、プロセツサは−YCASTB信
号448を非活動状態にする。第２の動作の後でその−YCA
STB信号は再びアサートされる。
に対するものである場合には、プロセツサは−YCASTB信
号448を非活動状態にする。第２の動作の後でその−YCA
STB信号は再びアサートされる。
プロセツサが、それの全ての動作を終つたと判定した
時、または次の動作の結果としてページが失われるとプ
ロセツサが判定した時に、プロセツサは−YASTB信号を
デアサートする。
時、または次の動作の結果としてページが失われるとプ
ロセツサが判定した時に、プロセツサは−YASTB信号を
デアサートする。
アクセスの全サイクル中に−YASTB信号を活動状態に
保ちながら、−YCASTB信号をアサートおよびデアサート
して、メモリの同じページに対するアクセスを制御する
過程により、本発明は従来の技術よりも利点が得られ
る。
保ちながら、−YCASTB信号をアサートおよびデアサート
して、メモリの同じページに対するアクセスを制御する
過程により、本発明は従来の技術よりも利点が得られ
る。
静的列モード読出し動作−第４図Ｆ
ここで、第４図Ｆを参照して、静的列モード読出し動
作を実行するために本発明により利用される過程につい
て詳しく説明する。第４図Ｅを参照して説明したよう
に、プロセツサはアドレスをバスにドライブする、線45
3、とともに、要求線454上の要求の種類をドライブす
る。特定のメモリを選択するためにアドレス復号論理が
用いられる。選択されたメモリは−YSELn線452により示
される。次に、プロセツサは−YASTB信号451をアサート
して読出し動作を開始させる。選択されたリソースは、
静的列モードメモリアクセスをサポートできることを示
す応答線455上の情報で応答する。
作を実行するために本発明により利用される過程につい
て詳しく説明する。第４図Ｅを参照して説明したよう
に、プロセツサはアドレスをバスにドライブする、線45
3、とともに、要求線454上の要求の種類をドライブす
る。特定のメモリを選択するためにアドレス復号論理が
用いられる。選択されたメモリは−YSELn線452により示
される。次に、プロセツサは−YASTB信号451をアサート
して読出し動作を開始させる。選択されたリソースは、
静的列モードメモリアクセスをサポートできることを示
す応答線455上の情報で応答する。
それから、復号モジユールは−YSELn信号452のアサー
トを停止できる。選択されたメモリは、−YSATB信号が
活動状態を保つている限り選択されたままである。
トを停止できる。選択されたメモリは、−YSATB信号が
活動状態を保つている限り選択されたままである。
−YCASTB信号457は読出しサイクルの初めは非活動状
態にあり、各静的列読出し要求の後は非活動状態を維持
する。最初のメモリアクセスサイクルの後はプロセツサ
は線456上のデータを読出す。そのデータは、上記のよ
うに、ある決定論的時間内に戻される。それからプロセ
ツサは新しいアドレス情報をアドレス線453へ供給し、
第２の読出しサイクルが開始される。同じページにおけ
るより多くのデータのために要求があれば、別の読出し
サイクルを始めさせることができる。プロセツサがそれ
のデータ読出し要求を終つた後で、または新しいページ
を選択する時は、−YASTB信号がデアサートされる。
態にあり、各静的列読出し要求の後は非活動状態を維持
する。最初のメモリアクセスサイクルの後はプロセツサ
は線456上のデータを読出す。そのデータは、上記のよ
うに、ある決定論的時間内に戻される。それからプロセ
ツサは新しいアドレス情報をアドレス線453へ供給し、
第２の読出しサイクルが開始される。同じページにおけ
るより多くのデータのために要求があれば、別の読出し
サイクルを始めさせることができる。プロセツサがそれ
のデータ読出し要求を終つた後で、または新しいページ
を選択する時は、−YASTB信号がデアサートされる。
本発明においては、−YCASTB信号457は静的列読出し
の後は非活動状態のままで、静的列書込みの後でアサー
トされる。−YCASTB信号がデアサートされる。
の後は非活動状態のままで、静的列書込みの後でアサー
トされる。−YCASTB信号がデアサートされる。
本発明においては、−YCASTB信号457は静的列読出し
の後は非活動状態のままで、静的列書込みの後でアサー
トされる。−YCASTB信号は書込みサイクルの後でデアサ
ートされて、新しいサイクルが開始したことを示す。
の後は非活動状態のままで、静的列書込みの後でアサー
トされる。−YCASTB信号は書込みサイクルの後でデアサ
ートされて、新しいサイクルが開始したことを示す。
本発明は高速ページモード動作のために２つの動作モ
ードを利用する。第１のモードにより読出しと書込みの
ために高速ページモード動作を利用できる。アクセス後
に、最後のサイクルにおいてアクセスされたページと同
じDRAMページに対する別のサイクルの予測のために−YA
STB信号が保持される。第２の高速ページモード動作は
書込みサイクルのためだけに用いられる。この場合に
は、現在の書込みサイクルが終つた時には別のサイクル
が行われている。この第２のモードにおいては、読出し
は常に標準のRAS/CASアクセスである。
ードを利用する。第１のモードにより読出しと書込みの
ために高速ページモード動作を利用できる。アクセス後
に、最後のサイクルにおいてアクセスされたページと同
じDRAMページに対する別のサイクルの予測のために−YA
STB信号が保持される。第２の高速ページモード動作は
書込みサイクルのためだけに用いられる。この場合に
は、現在の書込みサイクルが終つた時には別のサイクル
が行われている。この第２のモードにおいては、読出し
は常に標準のRAS/CASアクセスである。
第１図は本発明により利用できるコンピユータ装置のブ
ロツク図、第２図は本発明により利用できるスタートメ
モリ識別信号のタイミング図、第３図Ａは本発明により
利用できる仲裁プロトコルを示すタイミング図、第３図
Ｂは本発明により利用できるバスマスタ交換プロトコル
を示すタイミング図、第３図Ｃは本発明により利用でき
る先制仲裁プロトコルを示すタイミング図、第４図Ａは
本発明により利用できる決定論的読出しサイクルを示す
タイミング図、第４図Ｂは本発明により利用できる非同
期読出しサイクルを示すタイミング図、第４図Ｃは本発
明により利用できる決定論的書込みサイクルを示すタイ
ミング図、第４図Ｄは本発明により利用できる非同期書
込みサイクルを示すタイミング図、第４図Ｅは本発明に
より利用できる高速ページモード動作（読出しまたは書
込み）と静的列モード書込み動作を示すタイミング図、
第４図Ｆは本発明により利用できる静的列モード読出し
動作を示すタイミング図である。 101……プロセツサモジユール、102……プロセツサ、10
3……キヤツシユメモリ、104……アドレスタグバツフ
ア、105……制御回路、106……バツフアインターフエイ
ス、120……装置バス。
ロツク図、第２図は本発明により利用できるスタートメ
モリ識別信号のタイミング図、第３図Ａは本発明により
利用できる仲裁プロトコルを示すタイミング図、第３図
Ｂは本発明により利用できるバスマスタ交換プロトコル
を示すタイミング図、第３図Ｃは本発明により利用でき
る先制仲裁プロトコルを示すタイミング図、第４図Ａは
本発明により利用できる決定論的読出しサイクルを示す
タイミング図、第４図Ｂは本発明により利用できる非同
期読出しサイクルを示すタイミング図、第４図Ｃは本発
明により利用できる決定論的書込みサイクルを示すタイ
ミング図、第４図Ｄは本発明により利用できる非同期書
込みサイクルを示すタイミング図、第４図Ｅは本発明に
より利用できる高速ページモード動作（読出しまたは書
込み）と静的列モード書込み動作を示すタイミング図、
第４図Ｆは本発明により利用できる静的列モード読出し
動作を示すタイミング図である。 101……プロセツサモジユール、102……プロセツサ、10
3……キヤツシユメモリ、104……アドレスタグバツフ
ア、105……制御回路、106……バツフアインターフエイ
ス、120……装置バス。
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フロントページの続き
(56)参考文献 特開 昭58−70365（ＪＰ，Ａ)
特開 昭63−263550（ＪＰ，Ａ)
特開 昭62−78640（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
G06F 13/16 - 13/18
Claims (4)
- 【請求項１】プロセッサを有するプロセッサモジュール
と、インストール済みの複数のメモリモジュールを含む
メモリサブシステムと、前記プロセッサモジュールおよ
び前記メモリサブシステムを相互に結合するバスとを備
えるコンピュータシステムにおいて、前記プロセッサお
よび前記インストール済みのメモリモジュールの相互間
におけるバスに関する処理すなわちバス処理を、順次に
行う装置であって： 前記プロセッサモジュール中にあって前記バスに結合さ
れており、前記プロセッサ用の第１の動作クロックをタ
イミングとして参照し、バス処理ごとに一度に一つのバ
ス処理について、第１の複数の要求信号の前記バス上へ
の発生および維持をすることによって、バス処理それぞ
れを開始させる、第１の回路手段を備え； 前記メモリサブシステムのインストール済みの第１のメ
モリモジュール中にあって前記バスに結合されており、
前記プロセッサ用の前記第１の動作クロックとは独立し
ている前記メモリサブシステム用の第２の動作クロック
をタイミングとして参照し、バス処理の要求信号が前記
第１のメモリモジュールをアドレスしているときは、そ
の要求信号に応答して、第１の複数の応答信号を前記バ
ス上に出力する、第２の回路手段を備え、前記第１の応
答信号には、前記第１のメモリモジュールのアクセスに
関する特性情報が含まれており； 前記プロセッサモジュール中にあって前記バスに結合さ
れており、前記第１の動作クロックをタイミングとして
参照し、バス処理の要求信号が前記第１の応答信号を求
めたものであるときには、前記第１の動作クロックで表
した時間値であって、バス処理の完結までに前記第１の
回路手段が待つべき時間量を示す時間値を、前記第１の
応答信号に含まれたアクセスに関する特性情報を使用し
て動的に決定する、第３の回路手段を備え； 前記メモリサブシステムのインストール済みの第１のメ
モリモジュール中にあって前記バスに結合されており、
前記メモリサブシステム用の第２の動作クロックをタイ
ミングとして参照し、バス処理の要求信号がメモリ読み
出しを示し且つ前記第１のメモリモジュールをアドレス
しているときは、その要求信号に応答して、応答データ
を前記バス上に出力して維持する、第４の回路手段を備
え； 前記プロセッサモジュール中にあって前記第３の回路手
段および前記バスに結合されており、前記第１の動作ク
ロックをタイミングとして参照し、バス処理の要求信号
がメモリ読み出しを示しているときは、前記バスから取
り出した応答データを保持する第５の回路手段を備え、
前記第３の回路手段は、当該バス処理のために、前記第
１の動作クロックで表された、前記第１の回路手段によ
る当該バス処理の開始からの時間値を動的に決定し； 前記メモリサブシステムのインストール済みの第２のメ
モリモジュール中にあって前記バスに結合されており、
前記メモリサブシステム用の第２の動作クロックをタイ
ミングとして参照し、バス処理の要求信号が前記第２の
メモリモジュールをアドレスしているときはその要求信
号に応答して、第２の複数の応答信号を前記バス上に出
力する、第６の回路手段を備え、前記第２の応答信号は
前記第２のメモリモジュールが非同期のバス処理を行う
ことを示しており； 前記第１の回路手段は、前記第１の応答信号を求めた要
求信号に係るバス処理を、待つべき時間量だけ待った後
に、前記要求信号の維持の停止によって完結させるが、
前記第１の応答を求めていたことに加えてメモリ読み出
しを示している要求信号に係るバス処理を完結する際に
は、前記第１の回路手段は、前記第５の回路手段による
前記応答データの保持に要する時間の経過を前記第１の
動作クロックを利用して許容してから、前記要求信号の
バス上への維持の停止を行い、 バス処理の要求信号の停止に応じて、前記第４の回路手
段も、応答データの前記バス上への維持の停止を行い； 前記第３の回路手段は、前記第２の応答信号の検出動作
を行い、前記第２の応答信号の検出をしたときには、前
記第１の動作クロックで表した時間値を動的に決定する
ことに代えて、前記第６の回路手段から発生される前記
第２のメモリモジュールにおけるバス処理の完了を示す
応答信号（第３の応答信号）をモニタし； 前記第６の回路手段は、前記第２の応答信号を既に出力
し且つその後で応答データを前記バス上に出力している
ときは、前記第３の応答信号を前記バス上に出力し； バス処理の要求信号によりメモリ読み出しが示されてお
り、且つ、前記第３の回路手段によって、前記第２の応
答信号が検出され、その後で前記第３の応答信号が検出
されたときには、前記第５の回路手段は、当該バス処理
のために、前記バスから取り出した応答データを保持
し； 前記第１の回路手段は、前記第２の応答信号を求めた要
求信号に係るバス処理を、前記第３の回路手段による前
記第３の応答信号の検出時に完結させるが、前記第２の
応答信号を求めたことに加えてメモリ読み出しを示す要
求信号に係るバス処理を完結する際には、前記第１の回
路手段は、前記第５の回路手段による前記応答データの
保持に要する時間の経過を前記第１の動作クロックを利
用して許容してから、バス処理の要求信号の前記バス上
への維持の停止を行い； バス処理の要求信号の停止に応じて、前記第６の回路手
段も、応答データの前記バス上への維持の停止をする ようにしたことを特徴とする、バス処理を行う装置。 - 【請求項２】プロセッサを有するプロセッサモジュール
と、インストール済みの複数のメモリモジュールを含む
メモリサブシステムと、前記プロセッサモジュールおよ
び前記メモリサブシステムを相互に結合するバスとを備
えるコンピュータシステムにおいて、前記プロセッサお
よび前記インストール済みのメモリモジュールの相互間
におけるバスに関する処理すなわちバス処理を、順次に
行う装置であって： 前記プロセッサモジュール中にあって前記バスに結合さ
れており、前記プロセッサ用の第１の動作クロックをタ
イミングとして参照し、バス処理ごとに一度に一つのバ
ス処理について、第１の複数の要求信号のバス上への発
生および維持をすることによって、バス処理それぞれを
開始させる、第１の回路手段を備え； 前記メモリサブシステムのインストール済みの第１のメ
モリモジュール中にあって前記バスに結合されており、
前記プロセッサ用の前記第１の動作クロックとは独立し
ている前記メモリサブシステム用の第２の動作クロック
をタイミングとして参照し、バス処理の要求信号が前記
第１のメモリモジュールをアドレスしているときは、そ
の要求信号に応答して、第１の複数の応答信号を前記バ
ス上に出力する、第２の回路手段を備え、前記第１の応
答信号には、前記第１のメモリモジュールのアクセスに
関する特性情報が含まれており； 前記プロセッサモジュール中にあって前記バスに結合さ
れており、前記第１の動作クロックをタイミングとして
参照し、バス処理の要求信号が前記第１の応答信号を求
めたものであるときには、前記第１の動作クロックで表
した時間値であって、バス処理の完結までに前記第１の
回路手段が待つべき時間量を示す時間値を、前記第１の
応答信号に含まれたアクセスに関する特性情報を使用し
て動的に決定する、第３の回路手段を備え； 前記プロセッサモジュール中にあって前記バスに結合さ
れており、前記第１の動作クロックをタイミングとして
参照し、前記バス処理の要求信号がメモリ書き込みを示
しているときは、前記バス上への書き込みデータの発生
と維持を、前記第１の動作クロックのタイミングで見
て、前記第１の回路手段によるバス処理の要求信号の発
生および維持と同時的に行う、第４の回路手段を備え； 前記メモリサブシステムのインストール済みの第１のメ
モリモジュール中にあって前記バスに結合されており、
前記第２の動作クロックをタイミングとして参照し、バ
ス処理の要求信号がメモリ書き込みを示し且つ前記第１
のメモリモジュールをアドレスしているときは、その要
求信号に応じて前記バスから取り出した書き込みデータ
を保持する、第５の回路手段を備え； 前記メモリサブシステムのインストール済みの第２のメ
モリモジュール中にあって前記バスに結合されており、
前記第２の動作クロックをタイミングとして参照し、バ
ス処理の要求信号が前記第２のメモリモジュールをアド
レスしているときは、その要求信号に応じて、第２の応
答信号を前記バス上に出力する第６の回路手段を備え、
前記第２の応答信号は前記第２のメモリモジュールが非
同期のバス処理を行うことを示しており； 前記メモリサブシステムのインストール済みの前記第２
のメモリモジュール中にあって前記バスに結合されてお
り、前記第２の動作クロックをタイミングとして参照
し、バス処理の要求信号がメモリ書き込みを示し且つ前
記第２のメモリモジュールをアドレスしているときは、
その要求信号に応じて前記バスから取り出した書き込み
データを保持する、第７の回路手段を備え； 前記第３の回路手段は、前記第２の応答信号の検出動作
を行い、前記第２の応答信号の検出をしたときには、前
記第１の動作クロックで表した時間値を動的に決定する
ことに代えて、前記第６の回路手段から発生される前記
第２のメモリモジュールにおけるバス処理の完了を示す
応答信号（第３の応答信号）をモニタし； 前記第６の回路手段が前記第２の応答信号を既に出力
し、且つ、その後で前記第７の回路手段が前記バスから
取り出した書き込みデータを保持していれば、前記第６
の回路手段は前記第３の応答信号を前記バス上に出力
し； 前記第１の回路手段は、前記第２の応答を求めた要求信
号に係るバス処理を、前記第３の回路手段による前記第
３の応答信号の検出時に完結させ、同様に、前記第２の
応答を求めていたことに加えてメモリ書き込みを示して
いる要求信号に係るバス処理を完結する際には、前記第
４の回路手段も、前記第１の回路手段による要求信号の
維持の停止と同時的に、前記バス上への書き込みデータ
の維持の停止を行い、 前記第１の回路手段は、前記第１の応答信号を求めた要
求信号に係るバス処理を、待つべき時間量だけ待った後
に、前記要求信号の維持の停止によって完結させ、 前記第１の応答を求めていたことに加えてメモリ書き込
みを示している要求信号に係るバス処理を完結する際に
は、前記第４の回路手段も、前記第１の回路手段による
要求信号の維持の停止と同時的に、前記バス上への書き
込みデータの維持を停止する、 ようにしたことを特徴とする、バス処理を行う装置。 - 【請求項３】プロセッサを有し第１の動作クロックを持
つプロセッサモジュールと、インストール済みの複数の
メモリモジュールを含んでいて前記第１の動作クロック
から独立の第２の動作クロックを持つメモリサブシステ
ムと、前記プロセッサモジュールおよび前記メモリサブ
システムを相互に結合するバスとを備えるコンピュータ
システムにおいて、前記プロセッサおよび前記インスト
ール済みのメモリモジュールの相互間におけるバスに関
する処理すなわちバス処理を、順次に行う方法であっ
て： （ａ）前記プロセッサモジュールにおいて、バス処理ご
とに一度に一つのバス処理について、第１の複数の要求
信号のバス上への発生および維持をすることによって、
バス処理それぞれを開始させる、ステップを備え； （ｂ）インストール済みの第１のメモリモジュールにお
いて、前記第２の動作クロックをタイミングとして参照
し、バス処理の要求信号が前記第１のメモリモジュール
をアドレスしているときは、その要求信号に応答して、
前記第１のメモリモジュールのアクセスに関する特性情
報を含む第１の応答信号を出力するステップを備え； （ｃ）前記プロセッサモジュールにおいて、前記第１の
動作クロックをタイミングとして参照し、バス処理の要
求信号が前記第１の応答信号を求めたものであるときに
は、前記第１の動作クロックで表した時間値であって、
バス処理の完結までに待つべき時間量を示す時間値を、
前記第１の応答信号に含まれたアクセスに関する特性情
報を使用して動的に決定するステップを備え； （ｄ）前記プロセッサモジュールにおいて、待つべき時
間量だけ待った後に、前記要求信号の維持の停止によっ
て、前記第１の応答信号を求めた要求信号に係るバス処
理の完結をするステップを備え、 （ｅ）前記第１のメモリモジュールにおいて、前記第２
の動作クロックをタイミングとして参照し、バス処理の
要求信号がメモリ読み出しを示し且つ前記第１のメモリ
モジュールをアドレスしているときは、その要求信号に
応答して、応答データを前記バス上に出力して維持する
ステップを備え； （ｆ）前記プロセッサモジュールにおいて、前記第１の
動作クロックをタイミングとして参照し、バス処理の要
求信号がメモリ読み出しを示し、決定された前記第１の
動作クロックで表した時間値が、当該バス処理の開始か
ら経過しているときは、前記バスから取り出した応答デ
ータを保持するステップを備え； 前記第１の応答を求めていたことに加えてメモリ読み出
しを示している要求信号に係るバス処理を完結する際に
は、前記ステップ（ｄ）には更に、前記応答データの保
持に要する時間の経過を前記第１の動作クロックを利用
して許容し、前記第１のメモリモジュールによる前記応
答データの前記バス上への維持を、前記要求信号の維持
の停止に応じて、停止させることが含まれ、 前記ステップ（ｂ）には更に、第２のメモリモジュール
において、前記第２の動作クロックをタイミングとして
参照し、バス処理の要求信号が前記第２のメモリモジュ
ールをアドレスしているときはその要求信号に応答し
て、前記第２のメモリモジュールが非同期のバス処理を
行うことを示す第２の複数の応答信号を前記バス上に出
力することが含まれ； 前記ステップ（ｃ）には更に、前記第２の応答信号の検
出動作を行い、前記第２の応答信号の検出をしたときに
は、前記第１の動作クロックで表した時間値を動的に決
定することに代えて、前記第２のメモリモジュールにお
けるバス処理の完了を示す応答信号（第３の応答信号）
をモニタすることが含まれ； 前記ステップ（ｅ）には更に、前記第２のメモリモジュ
ールにおいて、前記第２の動作クロックをタイミングと
して参照し、前記第２の応答信号を既に出力し且つ応答
データが前記バス上に出力されているときは、前記第３
の応答信号を前記バス上に出力することが含まれ； 前記ステップ（ｆ）には更に、前記プロセッサにおい
て、前記第１の動作クロックを参照して、バス処理の要
求信号によりメモリ読み出しが示されており、且つ、前
記第２の応答信号が検出され、その後で前記第３の応答
信号が検出されたときには、当該バス処理のために、前
記バスから取り出した応答データを保持することが含ま
れ； 前記ステップ（ｄ）には更に、前記プロセッサにおい
て、前記第２の応答を求めた要求信号に係るバス処理を
前記第３の応答信号の検出時に完結させ、同様に、前記
第２の応答を求めたことに加えてメモリ読み出しを示す
要求信号に係るバス処理を完結する際には、前記応答デ
ータの保持に要する時間の経過を前記第１の動作クロッ
クを利用して許容してから、バス処理の要求信号の前記
バス上への維持の停止と、この停止に応じて前記第２の
メモリモジュールによる前記応答データの前記バス上へ
の維持の停止とを行うことが含まれる ようにしたことを特徴とする、バス処理を行う方法。 - 【請求項４】プロセッサを有し第１の動作クロックを持
つプロセッサモジュールと、インストール済みの複数の
メモリモジュールを含んでいて前記第１の動作クロック
から独立の第２の動作クロックを持つメモリサブシステ
ムと、前記プロセッサモジュールおよび前記メモリサブ
システムを相互に結合するバスとを備えるコンピュータ
システムにおいて、前記プロセッサおよび前記インスト
ール済みのメモリモジュールの相互間におけるバスに関
する処理すなわちバス処理を、順次に行う方法であっ
て： （ａ）前記プロセッサモジュールにおいて、バス処理ご
とに一度に一つのバス処理について、第１の複数の要求
信号のバス上への発生および維持をすることによって、
バス処理それぞれを開始させる、ステップを備え； （ｂ）インストール済みの第１のメモリモジュールにお
いて、前記第２の動作クロックをタイミングとして参照
し、バス処理の要求信号が前記第１のメモリモジュール
をアドレスしているときは、その要求信号に応答して、
前記第１のメモリモジュールのアクセスに関する特性情
報を含む第１の応答信号を出力するステップを備え； （ｃ）前記プロセッサモジュールにおいて、前記第１の
動作クロックをタイミングとして参照し、バス処理の要
求信号が前記第１の応答信号を求めたものであるときに
は、前記第１の動作クロックで表した時間値であって、
バス処理の完結までに待つべき時間量を示す時間値を、
前記第１の応答信号に含まれたアクセスに関する特性情
報を使用して動的に決定するステップを備え； （ｄ）前記プロセッサモジュールにおいて、待つべき時
間量だけ待った後に、前記要求信号の維持の停止によっ
て、前記第１の応答信号を求めた要求信号に係るバス処
理の完結をするステップを備え、 （ｅ）前記プロセッサモジュールにおいて、前記バス処
理の要求信号がメモリ書き込みを示しているときは、前
記バス上への書き込みデータの発生と維持を、前記第１
の動作クロックのタイミングで見て、前記バス処理の要
求信号の発生および維持と同時的に行う、ステップを備
え； （ｆ）第１のメモリモジュールにおいて、前記第２の動
作クロックをタイミングとして参照し、バス処理の要求
信号がメモリ書き込みを示し且つ前記第１のメモリモジ
ュールをアドレスしているときは、その要求信号に応じ
て前記バスから取り出した書き込みデータを保持する、
ステップを備え； 前記第１の応答を求めていたことに加えてメモリ書き込
みを示している要求信号に係るバス処理を完結する際に
は、前記ステップ（ｄ）では更に、前記プロセッサにお
いて、前記プロセッサによる要求信号の維持の停止と同
時的に、前記バス上への書き込みデータの維持の停止を
行い、 前記ステップ（ｂ）には更に、前記第２のメモリモジュ
ールにおいて、前記第２の動作クロックをタイミングと
して参照し、バス処理の要求信号が前記第２のメモリモ
ジュールをアドレスしているときは、その要求信号に応
じて、前記第２のメモリモジュールが非同期のバス処理
を行うことを示す第２の応答信号を前記バス上に出力す
ることが含まれ； 前記ステップ（ｃ）には更に、前記第２の応答信号の検
出動作を行い、前記第２の応答信号の検出をしたときに
は、前記第１の動作クロックで表した時間値を動的に決
定することに代えて、前記第２のメモリモジュールにお
けるバス処理の完了を示す応答信号（第３の応答信号）
をモニタすることが含まれ； 前記ステップ（ｆ）には更に、前記第２のメモリモジュ
ールにおいて、前記第２の動作クロックをタイミングと
して参照し、バス処理の要求信号がメモリ書き込みを示
し且つ前記第２のメモリモジュールをアドレスしている
ときはその要求信号に応じて、前記第３の応答信号を前
記バス上に出力することが含まれ； 前記ステップ（ｄ）には更に、前記プロセッサにおい
て、前記第２の応答を求めた要求信号に係るバス処理を
前記第３の応答信号の検出時に完結させ、同様に、前記
第２の応答を求めたことに加えてメモリ書き込みを示す
要求信号に係るバス処理を完結する際には、前記プロセ
ッサにおいて、バス処理の要求信号の前記バス上への維
持の停止と同時的に、前記書き込みデータの前記バスへ
の維持の停止をすることが含まれる、 ようにしたことを特徴とする、バス処理を行う方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005492A1 (en) * | 1990-09-25 | 1992-04-02 | Digital Equipment Corporation | Apparatus and methods for distributed address decoding and memory configuration |
| US5307320A (en) * | 1992-09-23 | 1994-04-26 | Intel Corporation | High integration DRAM controller |
| US5598540A (en) * | 1992-09-30 | 1997-01-28 | Texas Instruments Incorporated | Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module |
| JPH06139182A (ja) * | 1992-10-27 | 1994-05-20 | Sony Corp | 情報処理装置、拡張基板、および拡張筐体システム |
| US6108735A (en) * | 1995-09-29 | 2000-08-22 | Intel Corporation | Method and apparatus for responding to unclaimed bus transactions |
| US6567904B1 (en) | 1995-12-29 | 2003-05-20 | Intel Corporation | Method and apparatus for automatically detecting whether a memory unit location is unpopulated or populated with synchronous or asynchronous memory devices |
| US6092165A (en) * | 1996-08-16 | 2000-07-18 | Unisys Corporation | Memory control unit using a programmable shift register for generating timed control signals |
| US6321174B1 (en) * | 1999-02-09 | 2001-11-20 | Winbond Electronics Corp. | Apparatus and method for testing add-on device of a computer system |
| US6346828B1 (en) | 2000-06-30 | 2002-02-12 | Intel Corporation | Method and apparatus for pulsed clock tri-state control |
| US7330954B2 (en) * | 2002-04-18 | 2008-02-12 | Intel Corporation | Storing information in one of at least two storage devices based on a storage parameter and an attribute of the storage devices |
| US7159076B2 (en) * | 2003-06-24 | 2007-01-02 | Research In Motion Limited | Cache operation with non-cache memory |
| US8166207B2 (en) * | 2008-09-29 | 2012-04-24 | Intel Corporation | Querying a device for information |
| US8713277B2 (en) * | 2010-06-01 | 2014-04-29 | Apple Inc. | Critical word forwarding with adaptive prediction |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4001790A (en) * | 1975-06-30 | 1977-01-04 | Honeywell Information Systems, Inc. | Modularly addressable units coupled in a data processing system over a common bus |
| US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
| US4281392A (en) * | 1979-05-01 | 1981-07-28 | Allen-Bradley Company | Memory circuit for programmable machines |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
| US4323967A (en) * | 1980-04-15 | 1982-04-06 | Honeywell Information Systems Inc. | Local bus interface for controlling information transfers between units in a central subsystem |
| JPS57106936A (en) * | 1980-12-24 | 1982-07-03 | Fujitsu Ltd | Interface controlling system |
| US4480307A (en) * | 1982-01-04 | 1984-10-30 | Intel Corporation | Interface for use between a memory and components of a module switching apparatus |
| US4751671A (en) * | 1983-02-14 | 1988-06-14 | Prime Computer, Inc. | Size configurable data storage system |
| US4787060A (en) * | 1983-03-31 | 1988-11-22 | Honeywell Bull, Inc. | Technique for determining maximum physical memory present in a system and for detecting attempts to access nonexistent memory |
| US4545010A (en) * | 1983-03-31 | 1985-10-01 | Honeywell Information Systems Inc. | Memory identification apparatus and method |
| US4615017A (en) * | 1983-09-19 | 1986-09-30 | International Business Machines Corporation | Memory controller with synchronous or asynchronous interface |
| NZ209664A (en) * | 1983-09-29 | 1987-05-29 | Tandem Computers Inc | Memory board address assignments: automatic reconfiguration |
| US4742448A (en) * | 1984-01-24 | 1988-05-03 | Apple Computer, Inc. | Integrated floppy disk drive controller |
| US4744025A (en) * | 1985-05-02 | 1988-05-10 | Digital Equipment Corporation | Arrangement for expanding memory capacity |
| US4751634A (en) * | 1985-06-14 | 1988-06-14 | International Business Machines Corporation | Multiple port communications adapter apparatus |
| FR2586118B1 (fr) * | 1985-08-06 | 1990-01-05 | Bull Sems | Procede d'echange de donnees entre un microprocesseur et une memoire et dispositif permettant la mise en oeuvre du procede |
| US4787028A (en) * | 1985-09-03 | 1988-11-22 | Ncr Corporation | Multicommunication protocol controller |
| US4797815A (en) * | 1985-11-22 | 1989-01-10 | Paradyne Corporation | Interleaved synchronous bus access protocol for a shared memory multi-processor system |
| US4825404A (en) * | 1985-11-27 | 1989-04-25 | Tektronix, Inc. | Interface system which generates configuration control signal and duplex control signal for automatically determining the configuration of removable modules |
| US4740916A (en) * | 1985-12-19 | 1988-04-26 | International Business Machines Corporation | Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus |
| JPH0525082Y2 (ja) * | 1986-04-04 | 1993-06-24 | ||
| US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
| US4908789A (en) * | 1987-04-01 | 1990-03-13 | International Business Machines Corporation | Method and system for automatically assigning memory modules of different predetermined capacities to contiguous segments of a linear address range |
| GB2204163B (en) * | 1987-04-11 | 1991-10-16 | Apple Computer | Self-identifying scheme for memory |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| US4980850A (en) * | 1987-05-14 | 1990-12-25 | Digital Equipment Corporation | Automatic sizing memory system with multiplexed configuration signals at memory modules |
| US5091850A (en) * | 1987-09-28 | 1992-02-25 | Compaq Computer Corporation | System for fast selection of non-cacheable address ranges using programmed array logic |
| US4847758A (en) * | 1987-10-30 | 1989-07-11 | Zenith Electronics Corporation | Main memory access in a microprocessor system with a cache memory |
| US4951248A (en) * | 1988-03-04 | 1990-08-21 | Sun Microsystems, Inc. | Self configuring memory system |
| US4969085A (en) * | 1988-08-03 | 1990-11-06 | Intellignet Computer Engineering | Memory module for a memory-managed computer system |
| US5531454A (en) * | 1994-12-29 | 1996-07-02 | Indian Head Industries, Inc. | Expandable gasket, sealed joint and method of forming same |
-
1989
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