JPH05120129A

JPH05120129A - 多重バンク大域メモリ・カード

Info

Publication number: JPH05120129A
Application number: JP4107781A
Authority: JP
Inventors: Daniel P Dumarot; ダニエル・ピーター・ダマロツト; Armando Garcia; アルマンド・ガルシア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-05-15
Filing date: 1992-04-27
Publication date: 1993-05-18
Anticipated expiration: 2011-07-31
Also published as: JP2518989B2; EP0513519A1; US5463755A

Abstract

(57)【要約】【目的】大域バスを有する多重プロセッサ・コンピュ
ータ・システムのための多重バンク大域メモリ・システ
ム（ＧＭＳ）の提供。【構成】ＧＭＳは大域バスに接続される最大４個の大
域メモリ・カード（ＧＭＣ）を含む。これらＧＭＣは独
立にアクセスされる。各ＧＭＣはメモリ・アクセス及び
読出し応答データをバッファリングするための共通イン
タフェースを含む。各ＧＭＣはまた、４個のメモリ・バ
ンクを含む。共通インタフェース及びメモリ・バンクは
ローカル・バスを介して接続される。メモリ・バンクは
インタリーブされ、独立にスケジュール及びアクセスさ
れる。共通インタフェース及びメモリ・バンクは各々通
知される書込みサイクルを実行でき、また読出し要求に
続き独立に読出し応答データを供給できる。共通インタ
フェースは同時に、バンク当たり最大８ワードの書込
み、及び８ワードの読出し応答をもバッファリング可能
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、コンピュータ・
システムのためのメモリ・サブシステムに関し、更に詳
しくは、多重プロセッサ・コンピュータ・システムのた
めの多重バンク大域（すなわち共用）メモリ・サブシス
テムに関する。

【０００２】

【従来の技術と解決しようとする課題】多くの多重プロ
セッサ・コンピュータ・システムでは、プロセッサは主
メモリよりも高速に動作する。その結果、プロセッサは
メモリ要求を完了するために、主メモリを待機する間、
遊休状態となる。

【０００３】更に、特定のサイクルの間、プロセッサは
しばしば主メモリに対し、同時メモリ・アクセス要求を
発する。その結果、両プロセッサで主メモリを争うこと
になる。結果的にプロセッサは、同時メモリ・アクセス
要求の間の争奪が解決するまで、遊休状態となる。

【０００４】前述のプロセッサ遊休時間は、多重プロセ
ッサ・コンピュータ・システムにおいて高速計算の達成
を阻止する。

【０００５】上述の問題に対する従来の解決策として、
インタリーブド・メモリ・システムの使用がある。イン
タリーブド・メモリ・システムは、大域バスに接続され
る複数のメモリ・バンクを含む。

【０００６】従来の解決策によれば、主メモリはメモリ
・バンクの間で区分される。その結果、異なるプロセッ
サが異なるメモリ・バンクを参照する場合には、これら
のプロセッサは同時に主メモリをアクセスできる。従っ
て、従来の策はプロセッサの遊休時間を減少させる。従
来のインタリーブド・メモリ・システムの構成及び動作
はよく知られている。

【０００７】主メモリに対する同時アクセスの量は、主
メモリの区分量と共に増加する。例えば、主メモリが４
つのメモリ・バンクに区分されると、主メモリへの４つ
の同時アクセスが可能となる。また、主メモリが８個の
メモリ・バンクに区分されると、主メモリへの８個の同
時アクセスが可能となる。換言すれば、プロセッサ遊休
時間は主メモリの区分が増加すると、逆に減少する。

【０００８】従来は、各メモリ・バンクは固有のアドレ
ス回路を有した。このアドレス回路は多重プロセッサ・
コンピュータ・システムのコストを増加させる。

【０００９】また、メモリ・バンクを含むコンピュータ
・ボードは、待ち時間及びアクセス時間を最小化するた
めに、小量のメモリを含まねばならない。従って、大き
な主メモリを実現するためには、非常に数多くのコンピ
ュータ・ボードが要求される。大域バス・スロットが制
限される多重プロセッサ・コンピュータ・システムで
は、これは現実的ではない。もし現実的であるとして
も、これは多重プロセッサ・コンピュータ・システムの
コストを増加させる。

【００１０】従って、従来の解決策は欠点を有すること
になる。なぜなら、プロセッサの遊休時間の減少（それ
相応に計算速度が高まる）は、コスト的犠牲を伴うこと
によってのみ達成されるからである。

【００１１】

【発明が解決しようとする課題】本発明は大域バスを有
する多重プロセッサ・コンピュータ・システムにおける
複数バンク大域メモリ・システム（ＧＭＳ）の使用を目
的とする。

【００１２】

【課題を解決するための手段】本発明のＧＭＳは次の特
徴を含む。

【００１３】第１に、ＧＭＳは１個或いは複数の大域メ
モリ・カード（ＧＭＣ）を含む。ＧＭＣは別々のコンピ
ュータ・ボード上に配置される。各ＧＭＣは共通インタ
フェース及び４個の独立なメモリ・バンクを含む。共通
インタフェース及びメモリ・バンクはローカル・バスに
より接続される。各メモリ・バンク及び共通インタフェ
ースの動作は、ローカル・バス上へのアドレス及びデー
タ情報の転送を除けば、完全に独立である。

【００１４】１つの共通インタフェースと共にコンピュ
ータ・ボード上に４個の独立なメモリ・バンクを配置す
るアプローチは、待ち時間及びアクセス時間に関する大
きな不利を伴わずに、コンピュータ・ボード上に大容量
のメモリを登載することを可能とする。

【００１５】第２に、ＧＭＣに対するメモリ・アクセス
要求（すなわち読出し及び書込み要求）は、共通インタ
フェースにバッファされる。なぜなら、メモリ・アクセ
ス要求は共通インタフェースにバッファされ、（ＧＭＣ
が接続される）大域バスに関連するサイクルは、メモリ
・バンクによりメモリ・サイクルのスケジューリングか
ら切り放される。読出し要求では、大域バス・サイクル
が、メモリ・バンクから共通インタフェースへの読出し
応答データの返却から切り放される。

【００１６】第３に、本発明のＧＭＳはダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に関連するペ
ージ・モードを使用し、メモリ・アクセス時間を半分に
短縮する（本発明の実施例では、８サイクルから４サイ
クルに短縮する）。

【００１７】本発明のＧＭＳはページ・モードを２つの
方法で使用する。すなわち、ブロック・モード読出しモ
ード（ＤＭＡ）及び近傍モード読出し及び書込みサイク
ルである。ＤＭＡモードでは、開始アドレス及び返却す
るワード数が特定される。メモリ・バンクはワードをフ
ェッチし、これらを共通インタフェースに送る。これら
のワードは、大域バス上に返却される以前に共通インタ
フェース内にバッファされる。

【００１８】本発明の実施例では、ＤＭＡモードにおけ
る、各メモリ・バンクの最大読出し応答データ・バンド
幅は３２０メガバイト／秒である。従って、理論的な総
計最大読出し応答バンド幅は１２８０メガバイト／秒と
なる。しかしながら、実際の最大データ・バンド幅は、
ローカル・バスが６４０メガバイト／秒の読出し応答バ
ンド幅で飽和するため、理論値よりも小さなものとな
る。

【００１９】メモリ・バンクは、特定のメモリ・アクセ
スに対し、次のＤＲＡＭ行アドレスが現行のＤＲＡＭ行
アドレスと同時には、近傍アドレス読出し及び書込みを
達成する。共通インタフェースは現行及び次のＤＲＡＭ
行アドレス（バンク基本によるバンク上のアドレス）の
比較を行い、これらが同じ場合には制御信号をアサート
する。制御信号はページ・モードに留まるメモリ・バン
クを通知する。

【００２０】本発明の実施例によれば、近傍アドレス・
モードにおいて、各メモリ・バンクの最大読出し応答及
び書込みデータ・バンド幅は３２０メガバイト／秒であ
り、理論的には総計最大データ・バンド幅は１２８０メ
ガバイト／秒となる。しかし、実際の最大データ・バン
ド幅は、読出し或いは書込みサイクルを４２６メガバイ
ト／秒よりも多少大きくスケジューリングするときにロ
ーカル・バスが飽和するため、理論値よりも小さな値と
なる。

【００２１】第４に、本発明のＧＭＳは自動的に４つの
インタリーブ・ファクタの内の何れか１つに構成され
る。インタリーブ・ファクタは２ワード、８ワード、３
２ワード、或いは１２８ワードの内から選択され、シス
テムのパワー・アップ時にセットされる。こうしてアド
レスのデコードは、選択されるインタリーブ・ファクタ
及びＧＭＳにおけるメモリ量の関数となる。インタリー
ブ・ファクタは選択可能であるため、ＧＭＳはインスト
ールされるオペレーティング・システム及びアプリケー
ションによりローディングのために配置される、総合的
なメモリ・バンド幅を最適化するように調整される。

【００２２】第５に、本発明のＧＭＳは、メモリ・ロッ
キング（memorylocking）の２つの方法を支援する。メ
モリ・ロッキングを支援することにより、ＧＭＳは多重
プロセッサ環境における共用化メモリ・システムとして
使用するのに好適である。

【００２３】第６に、ＧＭＳのＧＭＣはエラー検出及び
訂正（ＥＤＣ）を達成する。本発明の実施例では、ＧＭ
Ｃは単一或いはダブル・ビット・エラーを検出し、単一
ビット・エラーを訂正する。１バイトのエラー訂正コー
ド（ＥＣＣ）が、ＥＤＣを達成するために、メモリの各
４バイトに付け加えられる。

【００２４】第７に、本発明のＧＭＳは、４０ピンによ
る１メガバイト或いは４０ピンによる２メガバイトのシ
ングル・イン・ライン・メモリ・モジュール（ＳＩＭ
Ｍ）として使用されるように設計される。これによりコ
ンピュータ・ボードは１２８メガバイト或いは２５６メ
ガバイトのメモリを有することになる。

【００２５】本発明の更に他の特徴及び利点は、本発明
の様々な実施例の構成及び動作と共に、後に図を参照し
ながら詳細に説明されている。図において、同じ参照番
号は同一或いは機能的に類似の要素を示す。

【００２６】

【実施例】

１．構成的概要図１は本発明の大域メモリ・システム（ＧＭＳ）１１２
を含むシステム１０２を表す。システム１０２はコンピ
ュータ１０４Ａ、１０４Ｂを含む。ＧＭＳ１１２はコン
ピュータ１０４Ａ、１０４Ｂのための共用メモリとして
機能する。コンピュータ１０４Ａ、１０４Ｂの構成及び
動作は類似である。

【００２７】コンピュータ１０４Ａはプロセッサ・カー
ド１０８、入出力（Ｉ／Ｏ）プロセッサ・カード１１
０、ＧＭＳ１１２、バス間アダプタ１１４、及び大域調
停器１６８を含む。プロセッサ・カード１０８、入出力
（Ｉ／Ｏ）プロセッサ・カード１１０、ＧＭＳ１１２、
バス拡張器１１４（これはシステム１０４Ａがシステム
１０４Ｂのような最大３個までの他のシステム１０４Ａ
と接続されることを可能とする）、及び大域調停器１６
８は大域バス１１６に接続される。本発明の実施例で
は、大域バス１１６は、３３３本のデータ・ライン１６
０、５５本のアドレス・ライン１６２、及び７本の制御
ライン１６０を含む。データ・ライン１６０の１本であ
るＤＣＹＣＬＥは、有効データがデータ・ライン１６０
上に存在する時を特定する。アドレス・ライン１６２の
１本であるＡＣＹＣＬＥは、有効アドレスが存在する時
を特定する。大域調停器１６８は大域バス１１６へのア
クセスを制御する。

【００２８】データ・ライン１６０は３２本のデータ・
パリティ・ラインを含む。アドレス・ライン１６２は４
本のアドレス・パリティ・ラインを含む。データ及びア
ドレス・パリティ・ラインは、データ・ライン１６０及
びアドレス・ライン１６２に含まれるデータ及びアドレ
スを保護するために使用される。

【００２９】本発明のＧＭＳ１１２は大域メモリ・カー
ド（ＧＭＣ）１５０を含む。ＧＭＣ１５０は各々、共通
インタフェース１２４及びメモリ・バンク１３０を含
む。メモリ・バンク１３０は共通インタフェース１２４
に、ローカル・バス１２２を介して接続される。

【００３０】ここでプロセッサ・カード１０８、入出力
（Ｉ／Ｏ）プロセッサ・カード１１０、及びバス間アダ
プタ１１４もまた、共通インタフェース１２４を含む。
これらの共通インタフェース１２４は類似ではあるが、
特定のカード１０８、１１０、１１２及び１１４によっ
て構成及び動作が変更される。

【００３１】本発明の実施例において、４メガビットの
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）技術を使用するものと仮定すると、ＧＭＳ１１２は
最大容量１ギガバイトのＤＲＡＭ（以降では"メモリ"と
称する）が４個のＧＭＣ１５０上に分配される。各ＧＭ
Ｃ１５０は２５６メガバイト或いは１２８メガバイトの
メモリを有することが可能である。

【００３２】ＧＭＳ１１２は１個から４個までのＧＭＣ
１５０を含む。結果的には、ＧＭＳ１１２は最小１２８
メガバイト、最大１ギガバイトのメモリを自己構成す
る。

【００３３】ＧＭＳ１１２は４本のＧＭ＿ＭＣＡＲＤ信
号２７０、及び２本のＩＳＥＬ信号２２２の対話により
自己構成される。各ＧＭＣ１５０は大域バス１１６のど
の物理的スロットが登載されているかにより、ＧＭ＿Ｍ
ＣＡＲＤ信号２７０の内の１本をアサートする。物理的
スロット情報は、ＨＷＩＤ２７２を介して大域バス１１
６内の各スロットにハード的に結線される。このように
してＧＭＳ１１２内の全てのＧＭＣ１５０が、ＧＭＳ１
１２内に存在するＧＭＣの数を知ることができる。２本
のＩＳＥＬ信号２２２は選択されるインターリブ・ファ
クタを定義する。（１）ＧＭＳ１１２内に存在するＧＭ
Ｃ１５０の数、（２）登載されているスロット、及び
（３）インタリーブ・ファクタを知ることにより、各Ｇ
ＭＣ１５０はメモリのサブセットが占める大域バス・ア
ドレスを得ることができる。換言すると、各ＧＭＣ１５
０は自己のアドレス空間を決定することができる。

【００３４】２．メモリ・アドレッシングこのセクションでは本発明のＧＭＳ１１２におけるアド
レス・デコーディングについて説明する。

【００３５】ＧＭＳ１１２のアドレス・デコーディング
は、大域バス１１６に接続されるＧＭＣ１５０の数に依
存する。上述したように、大域バス１１６に接続される
ＧＭＣ１５０の数は、システム１０４のパワー・アップ
時に自動的に決定される。

【００３６】ＧＭＣ１５０に含まれるメモリ・バンク１
３０は、インタリーブされる。前述したように、インタ
リーブ・ファクタは選択可能である。本出願において
は、２５６ビット（或いは３２バイト）が１ワードを表
す。表１はＧＭＳ１１２におけるメモリのインタリーブ
を表し、ここでは４個のＧＭＣ１５０が大域バス１１６
に接続され、インタリーブ・ファクタは８である（８ワ
ード・インタリーブ）。

【００３７】

【表１】

【００３８】上述のように、ＧＭＣ１５０は各々４個の
メモリ・バンク１３０を有する。表１に示すメモリ・イ
ンタリーブによれば、ＧＭＣ１の第１のメモリ・バンク
１３０は、０００から０ＦＦまでの最下位バイト・アド
レスを含む。第２のメモリ・バンク１３０は、１００か
ら１ＦＦまでの最下位バイト・アドレスを含む。第３の
メモリ・バンク１３０は、２００から２ＦＦまでの最下
位バイト・アドレスを含む。そして第４のメモリ・バン
ク１３０は、３００から３ＦＦまでの最下位バイト・ア
ドレスを含む。

【００３９】ＧＭＳ１１２内に１個のＧＭＣ１５０が存
在すると、このＧＭＳ１１２には４個のメモリ・バンク
１３０が存在することになる。これらの４個のメモリ・
バンク１３０は、１００ヘキサ・バイト・アドレスごと
にインタリーブされる。唯一のＧＭＣ１５０が、大域バ
ス１６上の全アドレス（大域バス・アドレスとも称され
る）に応答する。

【００４０】ＧＭＳ１１２内の唯一のＧＭＣ１５０が１
２８メガバイトのメモリを有す場合は、メモリはバイト
・アドレス８００００００ｈｅｘで始まり循環する。Ｇ
ＭＣ１５０が２５６メガバイトのメモリを有す場合は、
このメモリはバイト・アドレス１０００００００ｈｅｘ
で循環する。

【００４１】ＧＭＳ１１２に２個のＧＭＣ１５０が存在
する場合は、８個のメモリ・バンク１３０が存在するこ
とになる。８個のメモリ・バンク１３０は１００ｈｅｘ
バイト・アドレスごとにインタリーブされる。２個のＧ
ＭＣ１５０は全ての大域バス・アドレスに応答する。

【００４２】ＧＭＳ１１２内の２個のＧＭＣが各々２５
６メガバイトのメモリを有すると、メモリはバイト・ア
ドレス２０００００００ｈｅｘで循環する。

【００４３】ＧＭＳ１１２内の２個のＧＭＣが各々１２
８メガバイトのメモリを有すると、メモリはバイト・ア
ドレス１０００００００ｈｅｘで循環する。

【００４４】２個のＧＭＣ１５０の一方が２５６メガバ
イトを有し（特にこのＧＭＣ１５０は最も低い大域バス
・アドレスに応答する）、他方のＧＭＣ１５０が１２８
メガバイトを有すると、１２８メガバイトを有するＧＭ
Ｃ１５０は２５６メガバイトを有するＧＭＣ１５０より
も早く循環し始める。これにより１２８メガバイトを有
するＧＭＣ１５０が循環を開始するポイントで始まるメ
モリ空間内に、"ホール"（ｈｏｌｅ）が生成される。

【００４５】この場合は、４０００００ｈｅｘよりも大
きく、１００００００ｈｅｘよりも小さな大域バス・ア
ドレスに対し、最下位アドレス・ビットが２０から３Ｆ
の大域バス・アドレスは、１２８メガバイトを有するＧ
ＭＣ１５０の別称となる。

【００４６】本発明の実施例では、上述のメモリ・サイ
ズの使用を想定する。異なるメモリ・サイズを有するメ
モリ・カードが本発明の別の実施例において使用され
る。

【００４７】３．大域メモリ・カード（ＧＭＣ）ＧＭＣ１５０は大域バス１１６上のアドレスをデコード
し、自身のアドレス空間にアドレスされる要求（メモリ
読出し及び書込みなど）に応じる責務を負う。ＧＭＣ１
５０がそのアドレス空間を決定する方法については既述
した。アドレスされるＧＭＣ１５０が現大域バス・サイ
クルに応じることができる場合は、これはＡＣＫを生成
し応答する。アドレスされるＧＭＣ１５０が応答できな
い場合は（飽和状態かロック状態の際）、ＮＡＣＫによ
り応答する。ＧＭＣ１５０は大域バス１１６に直接接続
される。ＧＭＣ１５０は４つの方法で大域バス１１６と
対話する。

【００４８】第１に、ＧＭＣ１５０はメモリ書込みのた
めのアドレス及びデータを受諾する。上述のように、１
ワードは２５６ビットに相当する。メモリ書込みに対
し、メモリ内のワードは８個の３２ビット・データ・ス
ライスに区分される。メモリ書込み（書込みサイクルと
も称される）では、ワード内の１個或いはそれ以上のデ
ータ・スライスにデータを書き込む。

【００４９】スライス内の特定のバイトはメモリ書込み
の間に書き込まれる。しかし、ＧＭＣ１５０はこうした
メモリ書込みを、読出し変更書込みサイクルとして達成
する。すなわち、ＧＭＣ１５０は適切なメモリ・バンク
１３０からフル（ｆｕｌｌ）・ワードを読み出す。次
に、ＧＭＣ１５０は適切なバイトを変更し、そのワード
をメモリに書き戻す。読出し変更書込みサイクルに関連
するオペレーションは不可分である。

【００５０】各メモリ書込みにおいて、ＧＭＣ１５０は
エラー訂正コード（ＥＣＣ）を計算し、メモリに記憶す
る。

【００５１】第２に、ＧＭＣ１５０はメモリ読出しのた
めのアドレスを受諾する。メモリ読出しは常に大域バス
１１６にフル・ワードを返却する。

【００５２】大域バス１１６からメモリ読出しを受諾
後、適切なＧＭＣ１５０が適切なメモリ・バンク１３０
からアドレスされたデータを読み出す。次に、ＧＭＣ１
５０は大域バス１１６を要求する。大域バス１１６を受
け取ると、ＧＭＣ１５０は大域バス１１６を使用してデ
ータを返送する。

【００５３】通常の読出し（すなわち１ワードの返却を
要求するメモリ読出し）の他に、ＧＭＣ１５０は２、４
及び８順次ワードのブロック読出しも実行する。ブロッ
ク読出しでは、メモリ要求はブロック読出しの開始アド
レス及び読み出しワード数を含む。適切なＧＭＣ１５０
が、ブロック読出しにより要求されるワードを、これら
が使用可能状態になると返却する。

【００５４】アドレス制限がブロック読出しに適用され
る。これらのアドレス制限については後述する。

【００５５】ＧＭＣ１５０は各読出しにおいてＥＣＣを
チェックする。ＧＭＣ１５０はデータ・エラー・ステー
タスを大域バス１１６に各メモリ読出し応答と共に返却
する。これは適切であれば、既に訂正済みである。

【００５６】第３に、ＧＭＣ１５０はメモリ・ロック
（memory lock）（メモリ・ロック・サイクルとも称さ
れる）を達成する。メモリ・ロックを支援するために、
メモリ読出し及び書込みは大域アドレス・バスの一部と
して、ロック・ビットを含む。

【００５７】メモリ・ロックには２つのモードがある。
ロック・モードはパワー・アップ時に構成され、コンピ
ュータ１０４をリセットすることによってのみ変更可能
である。

【００５８】ロック・モード１は以下のように動作す
る。メモリ・ロケーションをロックするために、リクエ
スタ（プロセッサ１２０など）はロック・ビットのセッ
トと共にメモリ・ロケーションを読み出す。このメモリ
・ロケーションは、メモリ・ロケーションをロックした
リクエスタ（ロッキング・リクエスタとも称される）を
除く全てのリクエスタにとって、使用不可である。特
に、ＧＭＣ１５０は、ロック・メモリ・ロケーションへ
のメモリ・アクセスがロッキング・リクエスタからのも
のでない場合には、これら全てをＮＡＣＫ（すなわち否
定応答）する。それに対し、ＧＭＣ１５０は、ロッキン
グ・リクエスタからのロック・メモリ・ロケーションへ
の全てのメモリ・アクセスをＡＣＫ（すなわち肯定応
答）する。引き続きロッキング・リクエスタはメモリ・
ロケーションにロック・ビットのセットを書き込むこと
により、そのメモリ・ロケーションをロック解除する。
ここでアドレスされるＧＭＣ１５０は、新たなアクセス
を受諾できるときのみＡＣＫで応答するが、この発行は
ロック・オペレーションとは独立である。特に、ＧＭＳ
１１２は、ロッキング・リクエスタが各々のロック・メ
モリ・ロケーションをアクセスする際、常にＡＣＫを受
信することを保証する。

【００５９】各ロック・ロケーションに対してタイム・
アウトが維持される。タイム・アウトにより決定される
所定の時間後、ロック・ロケーションは自動的にロック
解除される。

【００６０】ロック・モード２は以下のように動作す
る。メモリ・ロケーションをロックするために、リクエ
スタはロック・ビットのセットと共にメモリ・ロケーシ
ョンを読み出す。適切なＧＭＣ１５０がメモリ・ロケー
ションに存在するデータを読出しリクエスタに返却し、
次にメモリ・ロケーションのデータを全て１にセットす
ることにより、不可分のテスト及びセット・オペレーシ
ョンを達成する。このメモリ・ロケーションはその直後
に、全てにとって使用可能となる。

【００６１】第４に、ＧＭＣ１５０は自身固有のメモリ
をリフレッシュする。メモリ・リフレッシュ・パルス
（すなわちデータの保全性を維持するためのＤＲＡＭリ
フレッシュ・サイクル）は大域バス１１６上には生成さ
れない。

【００６２】図２はＧＭＣ１５０を更に詳細に表す。理
解を容易にするため、図２では１個のＧＭＣ１５０だけ
を示してある。

【００６３】上述のように、ＧＭＣ１５０は各々、共通
インタフェース１２４、４個の同一であるが独立のメモ
リ・バンク１３０、及び共通インタフェース１２４及び
メモリ・バンク１３０に接続されるローカル・バス１２
２を含む。

【００６４】ローカル・バス１２２は、ローカル・デー
タ・バス１２２Ａ及びローカル・アドレス・バス１２２
Ｂを含む。ローカル・データ・バス１２２Ａは２５６本
のデータ・ライン２２４、６４本のＥＣＣライン２２
６、及び８本のＷＲＥＮライン２２８を含む。ローカル
・アドレス・バス１２２Ｂは、２４本のアドレス・ライ
ン２３０、Ｒ／Ｗライン２３２、４本のＢＬＥＮライン
２３４、８本のＰＩＤライン２３６、２本のＰＴＡＧラ
イン２３８、８本のＭＩＤライン２４０、及び２本のＭ
ＴＡＧライン２４２を含む（ＭＩＤ２４０及びＭＴＡＧ
２４２は読出し応答と共に返却される）。ローカル・バ
ス１２２の上記ラインに関する一般的定義及び動作はよ
く知られている。従って、本発明の構成及び動作を説明
するのに必要となる範囲において、ローカル・バス１２
２の上記ラインについて簡単に述べることにする。

【００６５】共通インタフェース１２４及びメモリ・バ
ンク１３０については、次のセクションで説明する。

【００６６】３．１共通インタフェース図２に示すように、共通インタフェース１２４はローカ
ル・バス１２２上において、メモリ・バンク１３０と対
話する。また、共通インタフェース１２４は制御ライン
２０１上においても、メモリ・バンク１３０と対話す
る。

【００６７】制御ライン２０１は４本のＧＭ＿ＬＤＭＡ
Ｒライン２０２、４本のＧＭ＿ＧＲＡＮＴライン２０
４、４本のＧＭ＿ＲＥＦＲＥＳＨライン２０６、４本の
ＧＭ＿ＥＣＬＣＬＫライン２０８、４本のＧＭ＿ＮＥＡ
Ｒライン２１０、４本のＧＭ＿ＲＥＡＤＹライン２１
２、４本のＧＭ＿ＲＥＱライン２１４、４本のＧＭ＿Ｃ
ＬＲＲＥＦライン２１６、及び４本のＧＭ＿ＲＥＳＥＴ
ライン２１８を含む。制御ライン２０１は対称的にメモ
リ・バンク１３０に接続される。例えば、ＧＭ＿ＬＤＭ
ＡＲライン２０２はＧＭ＿ＬＤＭＡＲ０、ＧＭ＿ＬＤＭ
ＡＲ１、ＧＭ＿ＬＤＭＡＲ２、ＧＭ＿ＬＤＭＡＲ３を含
み、これらはそれぞれのメモリ・バンク０、メモリ・バ
ンク１、メモリ・バンク２、及びメモリ・バンク３に接
続される。

【００６８】制御ライン２０１の一般的な定義及び作用
はよく知られている。従って、ここでは制御ライン２０
１の詳細に関しては、本発明の構成及び動作を述べる上
で必要な範囲にとどめる。

【００６９】共通インタフェース１２４は以下の機能を
達成する。

【００７０】第１に、共通インタフェース１２４は大域
バス１１６上のアドレスをデコードする。大域バス１１
６上のアドレスが共通インタフェース１２４にアドレス
され（すなわち共通インタフェース１２４のＧＭＣ１５
０が、大域バス１１６上のアドレスに応答する）、且つ
共通インタフェース１２４がメモリ・アクセスを処理す
る準備が整っている場合に、共通インタフェース１２４
は大域バス１１６上にＡＣＫ信号を生成する。共通イン
タフェース１２４が準備されていないか、或いは大域バ
ス１１６上のアドレスがロック・メモリ・ロケーション
に属する場合は、共通インタフェース１２４はＮＡＣＫ
信号を大域バス１１６上に生成する。

【００７１】大域バス１１６上のアドレスが共通インタ
フェース１２４にアドレスされない場合は、共通インタ
フェース１２４は作用しない。

【００７２】大域バス１１６上のＡＣＹＣＬＥライン１
６４は、１クロック・サイクルの間にアサートされ、大
域バス１１６上のアドレス・サイクルを特定する。同一
のクロック・サイクルにおいて、ＧＭＣ１５０は大域バ
ス１１６のアドレス・ライン１６２からアドレス情報を
ラッチする。

【００７３】アドレス情報は、プロセッサＩＤフィール
ド（ＰＩＤ）２３６、プロセッサ・タグ・フィールド
（ＰＴＡＧ）２３８、ブロック長フィールド（ＢＬＥ
Ｎ）２３４、読出し変更書込みフィールド（ＲＭＷ）、
読出し／書込み（Ｒ／Ｗ）フィールド、アドレス・パリ
ティ（上述）及びロック・フィールドを含む。

【００７４】ＲＭＷはＧＭＣ１５０が読出し変更書込み
オペレーションを実行しなければならないか、すなわち
フル・データ・スライスより少ない領域に書き込むかど
うかを特定する。ここで１ワードは２５６ビットで構成
され、３２ビット・スライスに区分されることを再度述
べておく。

【００７５】アドレス・サイクルがメモリ読出しに関す
る場合、ＧＭＣ１５０は返却データを識別するために、
返却データと共にＰＩＤ２３６及びＰＴＡＧ２３８を、
メモリ識別（ＭＩＤ）２４０及びメモリ・タグ（ＭＴＡ
Ｇ）２４２の形式で返却する。

【００７６】ＢＬＥＮ２３４はブロック読出しの間に読
み出すワード数を特定する。読み出すワード数は２のｎ
乗に等しく、ここでＢＬＥＮ２３４がｎを特定する。ｎ
がゼロの場合、メモリ読出しはランダム読出しと称され
る。ｎがゼロでない場合は、メモリ読出しはブロック読
出しである。

【００７７】アドレス・サイクルがメモリ書込みに関す
る場合、ＰＩＤ２３６、ＰＴＡＧ２３８、及びＢＬＥＮ
２３４は続く処理において無視される。ＧＭＣ１５０は
アドレス・サイクルに続くサイクルの間に、大域バス１
１６のデータ・ライン１６０上のデータ情報をラッチす
る（すなわちＡＣＹＣＬＥ１６４後の２サイクルがアサ
ートされる）。

【００７８】データ情報はデータ・ワード（３２バイ
ト）、データ・パリティ（上述）、及び３２ビットのバ
イト使用可能フィールド（ＢＥＮ）を含む。ＢＥＮ内の
ビットとデータ・ワード内のバイトとの間には、１対１
の対応が存在する。ＢＥＮはデータ・ワード内の何れの
バイトをメモリに書き込むかを示す。

【００７９】第２に、共通インタフェース１２４は、大
域バス１１６からのメモリ・アクセス（すなわちメモリ
読出し及び書込み）をバッファする（すなわち記憶す
る）。本発明の実施例では、共通インタフェース１２４
は、最大８ワードとこれらをメモリ・バンク１３０に書
き込むためのバンク当たりのアドレス、及び最大８ワー
ドとメモリ読出しに応答するためのメモリ・バンク１３
０当たりの適切なＭＩＤ及びＭＴＡＧＳをバッファす
る。

【００８０】第３に、共通インタフェース１２４は読出
し応答のために、大域バス１１６を要求及び使用する。
特に、共通インタフェース１２４は返却するデータを読
み出すと、ＧＭ＿ＲＥＱ２１４をアサートして大域バス
１１６を要求する。

【００８１】共通インタフェース１２４は次に、大域バ
ス１６８がＧＭ＿ＧＲＡＮＴ２０４をアサートするのを
待つ。ＧＭ＿ＧＲＡＮＴ２０４がアサートされると、共
通インタフェース１２４は大域バス１１６に１クロック
・サイクルの間、データ２２４、データ・パリティ、Ｍ
ＩＤ２４０、及びＭＴＡＧ２４２を駆動する。この間、
共通インタフェース１２４は大域バス１１６上にＤＣＹ
ＣＬＥ１６４をアサートする。リクエスタはＤＣＹＣＬ
Ｅ１６４がアサートされる間、データ２２４、データ・
パリティ、ＭＩＤ２４０、及びＭＴＡＧ２４２を受諾す
る。

【００８２】第４に、共通インタフェース１２４はメモ
リ・バンク１３０へのメモリ・アクセスをスケジュール
する。図２に示すように、共通インタフェース１２４に
よるメモリ・バンク１３０へのアクセスは、ＧＭ＿ＲＥ
ＡＤＹ２１２、ＧＭ＿ＬＤＭＡＲ２０２、ＧＭ＿ＲＥＱ
２１４及びびＧＭ＿ＧＲＡＮＴ２０４を介して制御され
る。

【００８３】４個のメモリ・バンク１３０の内の１個に
対しメモリ・アクセスをスケジュールするために、共通
インタフェース１２４はラッチされる大域バス・アドレ
スをデコードし、メモリ・アクセスを実施するメモリ・
バンクを決定する。説明のために、メモリ・アクセスは
メモリ・バンク１３０Ａに対し実施されるものとする。

【００８４】メモリ・バンク１３０ＡはＧＭ＿ＲＥＡＤ
Ｙ０をアサートし、次に共通インタフェース１２４がＧ
Ｍ＿ＬＤＭＡＲ０を１クロック・サイクルの間アサート
する。アドレス情報２３０、２３２、２３４、２３６、
２３８、２４０、２４２はＧＭ＿ＬＤＭＡＲ０に続くク
ロック・サイクルの間、ローカル・アドレス・バス１２
２Ｂ上において有効であり、書込み情報２２４、２２
６、２２８はＧＭ＿ＬＤＭＡＲ０に続く第２番目のクロ
ック・サイクルの間有効となる。

【００８５】ＧＭ＿ＬＤＭＡＲ０に続く第２のクロック
サイクルの間に、共通インタフェース１２４は３２ビッ
ト・スライスに対応し、大域バス１１６からのＢＥＮを
論理的にＡＮＤすることにより、ＷＲＥＮ２２８を生成
する。ＷＲＥＮ２２８はメモリ・バンク１３０Ａがメモ
リ書込みを実行するとき、メモリのその３２ビット・ス
ライスへの書込みを許可或いは禁止する。

【００８６】大域バス１１６上のＲＭＷがアサートされ
ると、共通インタフェース１２４は読出し変更書込みサ
イクルを実行する。読出し変更書込みサイクルの間、共
通インタフェース１２４は適切なバイトに組合せ、その
結果のデータが書込みサイクルにおいてメモリ・バンク
１３０Ａに書き戻される。

【００８７】読出しサイクルの場合は、ＬＤＭＡＲ０に
関連するデータ・サイクルは存在しない。

【００８８】メモリ・バンク１３０ＡはそのＧＭ＿ＲＥ
ＡＤＹ０をデアサート（deassert）し、メモリ・アクセ
スを達成するための時間を提供する。メモリ・バンク１
３０Ａはそれ自身新たなアドレス・サイクルを受諾可能
なときに、そのＧＭ＿ＲＥＡＤＹ０をアサートする。本
発明の実施例では、メモリ・バンク１３０は各々８クロ
ック・サイクルごとに持続するメモリ・アクセスを受諾
できる。このように、４０ＭＨｚでは、メモリ・バンク
１３０当たりの最大データ・バンド幅は１６０メガバイ
ト／秒となる。４個のメモリ・バンクが動作している場
合、４０ＭＨｚ時の各ＧＭＣ１５０の総計最大バンド幅
は６４０メガバイト／秒である（持続的非ページ・モー
ドの書込み及び書込みに対し）。理論的には、これはロ
ーカル・バス１２２のバンド幅の半分である。しかしな
がら、現実的な制限により、４２６メガバイト／秒より
も多少大きな読出し或いは書込みサイクルをスケジュー
ルすると、ローカル・バス１２２は飽和する。

【００８９】メモリ・アクセスが読出しの場合、メモリ
・バンク１３０Ａは自身のＧＭ＿ＲＥＱ０をアサートす
ることにより、ローカル・バス１２２を要求する。ロー
カル・バス１２２上の通信量は、共通インタフェース１
２４上に配置されるローカル・バス調停器（図２では図
示されていない）により制御される。共通インタフェー
ス１２４はＧＭ＿ＧＲＡＮＴ０をアサートし、メモリ・
バンク１３０Ａにローカル・バス１２２を提供する。

【００９０】メモリ・バンク１３０ＡはＧＭ＿ＧＲＡＮ
Ｔ０がアサートされる間、有効データ２２４、２２６を
ローカル・バス１２２上に駆動する。

【００９１】第５に、共通インタフェース１２４はメモ
リ・バンク１３０に対し、リフレッシュ・サイクルをス
ケジュールする。メモリ・バンク１３０はリフレッシュ
・サイクルとメモリ・サイクルの間で潜在的な衝突が存
在するとき、これを調停する。

【００９２】共通インタフェース１２４に含まれるリフ
レッシュ・スケジューラ（図２では図示されていない）
は、各メモリ・バンク１３０に対するリフレッシュ・サ
イクルをスケジュールするために使用される。リフレッ
シュ・スケジューラは、メモリ・バンク１３０がリフレ
ッシュ・サイクルを実行する時間を有するまで、メモリ
・バンク１３０に対するＧＭ＿ＲＥＦＲＥＳＨ２０６を
ロウ・レベルに保持する。メモリ・バンク１３０がリフ
レッシュ・サイクルを完了すると、メモリ・バンク１３
０はそのＧＭ＿ＣＬＲＲＥＦ０（すなわちクリア・リフ
レッシュ）をアサートする。

【００９３】第６に、共通インタフェース１２４は、メ
モリ・バンク１３０への書込みを実行するとき、ＥＣＣ
２２６を計算する。

【００９４】第７に、共通インタフェース１２４は、メ
モリ・バンク１３０からの読出し応答を受諾するとき、
ＥＣＣ２２６をチェックする。共通インタフェース１２
４は大域バス１１６にデータを返却する前に、単一ビッ
ト・エラーを訂正する。共通インタフェース１２４は大
域バス１１６に、未変更のダブル・ビット・エラーを返
却する。

【００９５】第８に、共通インタフェース１２４は大域
バス１１６に対し、ＧＭＣ１５０を物理的に相互接続す
る。共通インタフェース１２４はまた、必要なレベルの
変換及びクロックのデスキュー（ｄｅｓｋｅｗ）を実行
する。

【００９６】３．２メモリ・バンクＧＭＣ１５０は各々４個の独立なメモリ・バンク１３０
を含む。メモリ・バンク１３０はローカル・バス１２２
から入力を受信する。メモリ・バンク１３０はまた、ロ
ーカル・バス１２２に出力を提供する。表２はこれらの
入力のリスト、表３はこれらの出力のリストである。特
定の周波数、時間（単位：ナノ秒）、及び電圧値（ボル
ト）が説明のために提供されている。Ｖｉｌ及びＶｏｌ
は最大値、Ｖｉｈ及びＶｏｈは最小値である。

【００９７】

【表２】

【００９８】

【表３】

【００９９】メモリ・バンク１３０は上述のように、メ
モリ・アクセス・サイクル及びメモリ・リフレッシュ・
サイクルのために独立にスケジュールされる。メモリ・
バンク１３０は相互にまた共通インタフェース１２４
と、ローカル・バス１２２の取得を争う。

【０１００】図３及び図４はメモリ・バンク１３０のブ
ロック図である。理解を容易にするため、メモリ・バン
ク制御ユニット３７８及びＲＡＳ／ＣＡＳアドレス・マ
ルチプレクサ３７６は、図３及び図４の両方に示されて
いる。但し、図３及び図４は１つのメモリ・バンク１３
０だけを示すものである。

【０１０１】メモリ・バンク１３０は各々、レジスタ部
３６０、制御部３６２、及びＤＲＡＭ部３６４を含む。

【０１０２】レジスタ部３６０はレジスタ３６６、３６
８、３７０、３７２、３７６、３９４を含み、これらは
メモリ・バンクとローカル・バス１２２との間のインタ
フェースを行う。レジスタ３６６、３６８、３７０、３
７２、３７６、３９４はデータ及びローカル・バス１２
２からのアドレスをラッチし、ローカル・バス１２２に
データを駆動する。

【０１０３】制御部３６２はメモリ・バンク制御ユニッ
ト（ＣＵ）３７８を含む。ＣＵは状態マシン３７９、及
びレジスタ部３６０及びＤＲＡＭ部３６４を制御する再
ドライバを含む。

【０１０４】ＤＲＡＭ部３６４はダイナミック・ランダ
ム・アクセス・メモリ３８０を含む。

【０１０５】図３及び図４に示すように、数多くの信号
がローカル・バス１２２、レジスタ部３６０、制御部３
６２、及びＤＲＡＭ部３６４との間に存在する。これら
の信号の一般的な定義及び動作に関してはよく知られて
いる。従って、簡約化のため、これらの信号については
本発明の構成及び動作を説明する上で必要な範囲で述べ
ることにする。

【０１０６】メモリ・バンク１３０の動作は次の様であ
る。

【０１０７】ＣＵ３７８はメモリ・バンク１３０がメモ
リ・サイクルを受諾可能なとき、ＧＭ＿ＲＥＡＤＹ２１
２をアサートする。これはＧＭ＿ＲＥＳＥＴ２１８のア
サートに続き最初に発生する。ＣＵ３７８は共通インタ
フェース１２４がＧＭ＿ＬＤＭＡＲ２０２を１サイクル
の間アサートする際、ＧＭ＿ＲＥＡＤＹ２１２をデアサ
ートする。ＧＭ＿ＬＤＭＡＲ２０２はアドレス・サイク
ルを示す。アドレス・サイクルの間、アドレス・レジス
タ３６６はローカル・アドレス・バス１２２Ｂ上のアド
レス２３０をラッチする。ＣＵ３７８はアドレス・レジ
スタ３６６内のアドレス２３０が、ＤＲＡＭ３８０をア
クセスするために、もはや必要がなくなるとＧＭ＿ＲＥ
ＡＤＹ２１２を再アサートする（すなわち関連するメモ
リ・アクセスの完了後）。

【０１０８】ＧＭ＿ＬＤＭＡＲ２０２がアサートされて
から１クロック後に、ＣＵ３７８はＬＯＣＭＡＲ３０２
をアサートする（従ってＬＯＣＭＡＲ３０２はＧＭ＿Ｌ
ＤＭＡＲ２０２の１クロック遅延である）。ＬＯＣＭＡ
Ｒ３０２はＣＵ３７８がＤＲＡＭ３８０のメモリ・サイ
クルをスケジュールするために使用される。ＬＯＣＭＡ
Ｒ３０２はアドレス・レジスタ３６６のためのクロック
・イネーブルとしても使用される。

【０１０９】メモリ書込みのために、ＬＯＣＭＡＲ３０
２がアサートされてから１クロック後に、書込み情報
（すなわちデータ２２４、ＥＣＣ２２６、及びＷＲＥＮ
２２８）がデータ・レジスタ３７０へラッチされる。デ
ータ・レジスタ３７０は両方向レジスタ化トランシーバ
であり、メモリ・バンク１３０からの読出し応答が読出
し応答データに影響を及ぼすこと無く保留状態である場
合に、書込みサイクルの発生が可能となる。

【０１１０】読出し応答サイクルの保留が存在しない場
合、ＣＵ３７８はＭＯＶＩＤ３０４をアサートし、ＰＩ
Ｄ２３６及びＰＴＡＧ２３８をＰＩＤ／ＰＴＡＧレジス
タ３７２からＭＩＤ／ＭＴＡＧレジスタ３７４に転送す
る（ＰＩＤ２３６及びＰＴＡＧ２３８はローカル・アド
レス・バス１２２Ｂから先にＰＩＤ／ＰＴＡＧレジスタ
３７２へラッチされる）。ＭＩＤ／ＭＴＡＧレジスタ３
７４内に存在する間に、ＰＩＤ２３６及びＰＴＡＧ２３
８はそれぞれＭＩＤ２４０及びＭＴＡＧ２４２へ呼び出
される。

【０１１１】読出しサイクルでは、ＭＩＤ２４０及びＭ
ＴＡＧ２４２は保持され、引き続きデータ２４４及びＥ
ＣＣ２２６と共に返却される。書込みサイクルでは、Ｍ
ＩＤ２４０及びＭＴＡＧ２４２は次のメモリ・サイクル
によってオーバライトされる。

【０１１２】読出し応答サイクルが保留状態の場合、Ｃ
Ｕ３７８はＭＯＶＩＤ３０４をアサートしない。従っ
て、ＰＩＤ２３６及びＰＴＡＧ２３８は読出し応答サイ
クルまで、ＰＩＤ／ＰＴＡＧレジスタ３７２内に維持さ
れる。読出し応答サイクルの間に、ＰＩＤ２３６及びＰ
ＴＡＧ２３８はＭＩＤ／ＭＴＡＧレジスタ３７４に転送
される。ここで読出し応答が保留状態の間に、何れの書
込みサイクルも発生しない点に注意する必要がある。も
し読出し応答が保留状態の際に新たなメモリ読出しがス
ケジュールされると、ＣＵ３７８は保留中の読出し応答
の読出しサイクルが発生するまで、ＧＭ＿ＲＥＡＤＹ２
１２をアサートしない。読出しサイクルはＭＩＤ／ＭＴ
ＡＧレジスタ３７４及びデータ・レジスタ３７０を次回
の読出しのために空の状態にする。

【０１１３】ＣＵ３７８はＧＭ＿ＲＥＱ２１４をアサー
トして、読出し応答のためにローカル・バス１２２を要
求する。特に、ＧＭ＿ＲＥＱ２１４は新たなデータ３２
４がデータ・レジスタ３７０にラッチされる１クロック
前にアサートされる。なぜなら、この時間は、共通イン
タフェース１２４がＧＭ＿ＧＲＡＮＴ２０４をＣＵ３７
８に対しアサートする以前に経過する最小時間であるか
らである。

【０１１４】共通インタフェース１２４はＧＭ＿ＧＲＡ
ＮＴ２０４を２クロック・サイクルの間、ロウに保持す
る。ＣＵ３７８はＧＭ＿ＧＲＡＮＴ２０４がアクティブ
になると、即座にＧＭ＿ＲＥＱ２１４をデアサートす
る。

【０１１５】メモリ・バンク１３０はＧＭ＿ＧＲＡＮＴ
２０４がロウとなった直後から次のクロック・サイクル
の間、データ・レジスタ３７０からローカル・バス１２
２に有効読出し応答データ（すなわちデータ２２４、Ｅ
ＣＣ２２６、ＭＩＤ２４０、及びＭＴＡＧ２４２）を駆
動するために要求される。これは共通インタフェース１
２４へのデータのセット・アップ時間が最小の１クロッ
ク・サイクルを要するからである。

【０１１６】次に、メモリ・バンク１３０がＧＭ＿ＧＲ
ＡＮＴ２０４の第２クロックのエッジの直後に、そのデ
ータ・レジスタ３７０をトライステートするために要求
される。これはＧＭ＿ＧＲＡＮＴ２０４がまだバンク１
３０によりアクティブと見なされても実行される。これ
によりローカル・バス１２２がトライステートに戻るの
に要する１クロックを待つことなく、異なるメモリ・バ
ンク１３０に対する新たな読出し応答サイクルがスケジ
ュールされる。

【０１１７】ローカル・バス１２２上の信号の伝搬遅延
はおおよそクロック・サイクルの半分であり、データ・
レジスタ３７０は読出し応答オペレーションの間に非同
期にＧＭ＿ＧＲＡＮＴ２０４をサンプリングした後、１
クロック・サイクルの間ターン・オンしなければならな
い。そして次に、ＧＭ＿ＧＲＡＮＴ２０４の続くクロッ
ク・エッジ後に同期式にターン・オフする。

【０１１８】更に、データ・レジスタ３７０は４０個の
レジスタ（各々は８ビットを有する）を含み、これらは
ＧＭＣ１５０を含む基板上には集中化されない。従っ
て、データ・レジスタ出力イネーブル３９６は、ＧＭ＿
ＧＲＡＮＴ２０４に大きな負担を負わせることなく、４
０個のレジスタを即座に駆動しなければならない。ＧＭ
＿ＧＲＡＮＴ２０４（或いは他のローカル・バス信号）
に大きな負担が掛かると、ＧＭ＿ＧＲＡＮＴ２０４はシ
ステム・クロック（すなわちＳＹＳＣＬＫ）に対して大
きくスキューされる。更に、データ・レジスタ３７０は
速いターン・オン及びターン・オフ時間を必要とする。

【０１１９】本発明の実施例では、ＧＭＣ１５０は上述
の要求を満たすために次に示すように実現される。

【０１２０】ＧＭ＿ＲＥＱ２１４は非反転大電流ドライ
バ（７４ＦＣＴ２４４Ａなど）に供給される。非反転大
電流ドライバの出力はＢＲＥＱ４１４と称され、メモリ
・バンク１３０にとってローカルである。

【０１２１】ＢＲＥＱ４１４は８出力及び出力イネーブ
ルを有する８ビット・レジスタ（７４Ｆ３７４など）の
入力に供給される。８ビット・レジスタの８出力は、デ
ータ・レジスタ３７０に含まれる４０個のレジスタに対
する出力イネーブルを表す。８出力イネーブルの各々は
８個から１０個の分散される負荷を有し、グランドとの
間でおおよそ１００オーム時に３ボルトのバイアス電圧
で終端される。

【０１２２】ＧＭ＿ＧＲＡＮＴ２０４は８ビット・レジ
スタの出力イネーブルに供給される。ＣＵ３７８がＧＭ
＿ＲＥＱ２１４をアサートし、ローカル・バス１２２を
要求する際、８ビット・レジスタへの入力（すなわちＢ
ＲＥＱ４１４）はロウとなるが、８ビット・レジスタは
トライステート状態を維持する。なぜなら、出力イネー
ブル（すなわちＧＭ＿ＧＲＡＮＴ２０４）がハイだから
である。終端器は８ビット・レジスタの出力をハイ論理
レベルに維持する。こうしてデータ・レジスタ３７０は
トライステートされる。

【０１２３】共通インタフェース１２４がＧＭ＿ＧＲＡ
ＮＴ２０４をロウにすると、８ビット・レジスタはター
ン・オンし、データ・レジスタ３７０が使用可能とな
り、ローカル・バス１２２を駆動する（８ビット・レジ
スタのターン・オン時間＋基板の伝搬遅延＋データ・レ
ジスタ３７０のターン・オン時間の後）。

【０１２４】８ビット・レジスタからの出力イネーブル
信号の保全性は、１００オームの終端器により維持され
る。これはプリント基板（ＰＣＢ）のインピーダンスに
非常に近い値である。

【０１２５】ＧＭ＿ＲＥＱ２１４はＧＨ＿ＧＲＡＮＴ２
０４に続くクロックでハイとなり、これによりＢＲＥＱ
４１４がハイとなる。続くクロックで出力イネーブルが
８ビット・レジスタによりハイとなる。出力イネーブル
はＧＭ＿ＧＲＡＮＴ２０４が再びハイとなるとき常にト
ライステートとなり、３ボルトに安定する。これにより
データがローカル・バス１２２上にトライステートされ
る。これは８ビット・レジスタの伝搬遅延と、基板伝搬
遅延と、立ち上がりエッジ後のデータ・レジスタ３７０
のターン・オフ時間との和だけ遅延される。データのタ
ーン・オン時間及びターン・オフ時間は、ＧＭ＿ＲＥＱ
２１４信号及びＧＭ＿ＧＲＡＮＴ２０４信号の負荷を最
小化することにより最小化される。

【０１２６】メモリ・バンク・オペレーション上述のように、ＣＵ３６２は状態マシン３７９を含み、
これはレジスタ部３６０及びＤＲＡＭ部３６４を制御す
る。

【０１２７】メモリ・バンク１３０のオペレーションは
更に図５から図１０を参照しながら、このセクションで
説明される。これらの図は状態マシン３７９のオペレー
ションについて表している。状態マシン３７９のオペレ
ーションに関し、全てがこのセクションで述べられては
いないが、当業者にはここで述べられている説明を基に
本発明の全ての状態マシン３７９を実施することが可能
であろう。

【０１２８】図５から図１０において、"！"は論理ＮＯ
Ｔを、"＆"は論理ＡＮＤを、また"＃"は論理ＯＲを表
す。

【０１２９】ＣＵ３６２がＧＭ＿ＲＥＡＤＹ２１２及び
ＧＭ＿ＲＥＱ２１４を生成する様子を、図５及び図７を
それぞれ参照して説明する。

【０１３０】図５は状態マシン３７９のＧＭ＿ＲＥＡＤ
Ｙ状態図４０２を表す。ＧＭ＿ＲＥＡＤＹ状態図４０２
によれば、ＣＵ３７８はＧＭ＿ＲＥＳＥＴ２１８が共通
インタフェース１２４によりアサートされる時、ＲＤＹ
０状態４０４に入る。ＲＤＹ０状態４０４の間、ＣＵ３
７８はＧＭ＿ＲＥＡＤＹ２１２をアサートする。ＣＵ３
７８はＧＭ＿ＬＤＭＡＲ２０２がアサートされない限
り、ＲＤＹ０状態４０４にとめる。

【０１３１】共通インタフェース１２４がＧＭ＿ＬＤＭ
ＡＲ２０２をアサートすると、ＣＵ３７８はＲＤＹ１状
態４０６に入る。ＲＤＹ１状態４０６の間は、ＣＵ３７
８はＧＭ＿ＲＥＡＤＹ２１２をデアサートする。

【０１３２】ＣＵ３７８は（１）ＷＲＲＥＱ４０８（す
なわち書込み要求）が状態Ｓ８Ｗ或いはＳ１２Ｗにおい
てアサートされるか、（２）ＢＬＫＲＤ４１０（すなわ
ちブロック読出し）が状態Ｓ１の間にアサートされてい
ないか、（３）ＢＬＫＲＤ４１０がアサートされず、Ｒ
ＤＲＥＱ４１２（すなわち読出し要求）が状態Ｓ８Ｒ或
いはＳ１２Ｒの間にアサートされず、ＢＲＥＱ４１４が
アサートされていないかＧＭ＿ＧＲＡＮＴ２０４がアサ
ートされるかするまでＲＤＹ１状態４０６にとめる。

【０１３３】図７は状態マシン３７９のＧＭ＿ＲＥＱ状
態図５５０を表す。ＧＭ＿ＲＥＱ状態図５５０によれ
ば、ＣＵ３７８はＧＭ＿ＲＥＳＥＴ２１８が共通インタ
フェース１２４によりアサートされると、ＲＥＱ０状態
５５２に入る。ＲＥＱ０状態５５２の間、ＣＵ３７８は
ＧＭ＿ＲＥＱ２１４をデアサートする。

【０１３４】ＷＲＩＴＥ５９９（これはＬＯＣＭＡＲ３
０２がアクティブの際にＧＭ＿ＷＲＩＴＥ２３２がラッ
チされた信号）が状態Ｓ４或いはＳ９Ｒにおいてアサー
トされないとき、ＣＵ３７８はＲＥＱ１状態５５４に入
る。ＲＥＱ１状態５５４の間、ＣＵ３７８はＧＭ＿ＲＥ
Ｑ２１４をアサートする。ＣＵ３７８は共通インタフェ
ース１２４がＧＭ＿ＧＲＡＮＴ２０４をアサートするま
で、ＲＥＱ１状態５５４に留まる。ＧＭ＿ＧＲＡＮＴ２
０４のアサートにより、ＣＵ３７８はＲＥＱ０状態５５
２に復帰する。

【０１３５】上述の説明から明白なように、ＣＵ３７８
は本発明の状態マシン３７９により唯一使用される特定
の信号を生成する。すなわち、これらの信号はＣＵ３７
８の外部へは伝搬されない。ＷＲＲＥＱ４８及びＲＤＲ
ＥＱ４１２はこれらの信号の内の２つを表す。ＣＵ３７
８がＷＲＲＥＱ４０８及びＲＤＲＥＱ４１２を生成する
様子は、図６を参照して後に説明する。

【０１３６】図６は状態マシン３７９のローカル要求状
態図５０２を表す。ローカル要求状態図５０２によれ
ば、ＣＵ３７８は共通インタフェース１２４がＧＭ＿Ｒ
ＥＳＥＴ２１８をアサートすると、ＬＲＥＱ０状態５０
４に入る。ＣＵ３７８はＬＯＣＭＡＲ３０２がアサート
されない間は、ＬＲＥＱ０状態に留まる。

【０１３７】ＬＯＣＭＡＲ３０２及びＧＭ＿ＷＲＩＴＥ
２３２（Ｒ／Ｗ２３２とも称される）がアサートされる
と、ＣＵ３７８はＬＲＥＱ１状態５０４に入る。ＬＲＥ
Ｑ１状態５０６の間に、ＣＵ３７８はＷＲＲＥＱ４０８
を生成する。

【０１３８】ＬＯＣＭＡＲ３０２がアサートされ、ＧＭ
＿ＷＲＩＴＥ２３２（Ｒ／Ｗ２３２とも称される）がア
サートされないか、或いはＩＮＣＡＤＤ５１０（すなわ
ちＣＵ３７８がブロック読出しオペレーションをスケジ
ュール及び処理するために使用するインクリメント・ア
ドレス信号）がアサートされると、ＣＵ３７８はＬＲＥ
Ｑ２状態５０８に入る。ＬＲＥＱ２状態の間に、ＣＵ３
７８はＲＤＲＥＱ４１２を生成する。

【０１３９】図８、図９及び図１０はＣＵ３７８がメモ
リ読出し、書込み、及びリフレッシュ・オペレーション
を実行する様子を表す。特に図８は状態マシン３７９の
ランダム・アクセス状態図（ランダム・アクセス或いは
メモリ・アクセス・サイクルとも称される）６０２及び
リフレッシュ状態図（リフレッシュ・サイクルとも称さ
れる）６０４を表す。図９は状態マシン３７９のページ
・モード読出し状態図（ページ・モード読出しサイクル
とも称される）７０２を表す。図１０は状態マシン３７
９のページ・モード書込み状態図（ページ・モード書込
みサイクルとも称される）８０２を表す。

【０１４０】本発明の実施例では、メモリ・サイクルに
おけるＲＡＳ（行アドレス信号）プリチャージ時間の影
響を最小化するために、ＤＲＡＭ３８０の高速アクセス
・ページ・モードが使用される。ページ・モードは３つ
の方法により使用される。すなわち、ブロック・サイク
ル、近傍（ｎｅａｒ）読出しサイクル、及び近傍書込み
サイクルである。ＧＭＣ１５０はＣＡＳ（列アドレス信
号）ビッフォアＲＡＳリフレッシュを使用する。従って
リフレッシュ・アドレス・カウンタの必要はない。

【０１４１】最初に図８を参照すると、ＣＵ３７８は共
通インタフェース１２４がＧＭ＿ＲＥＳＥＴ２１８をア
サートすると、Ｓ０６０６に入る。Ｓ０６０６の間、
リフレッシュ・サイクル６０４はメモリ・アクセス・サ
イクル６０２よりも高い優先度を取る。

【０１４２】ＣＵ３７８はＬＯＣＭＡＲ３０２がアサー
トされるか、書込み要求または読出し要求が保留の際
（すなわちＷＲＲＥＱ４０８またはＲＤＲＥＱ４１２が
アサートされる）、Ｓ０６０６からＳ１６０８（メモ
リ・アクセス・サイクルはＳ１６０８から開始する）に
移行する。ＬＯＣＭＡＲ３０２がアサートされると、
ＣＵ３７８はＧＭ＿ＷＲＩＴＥ２３２をチェックするこ
とにより、オペレーションがメモリ読出しか或いは書込
みかを決定する。ＧＭ＿ＷＲＩＴＥ２３２はバッファさ
れないローカル・バスＲ／Ｗ信号２３２を表す。

【０１４３】メモリ読出しが実行される場合は（すなわ
ちＬＯＣＭＡＲ３０２がアサートされ、且つＧＭ＿ＷＲ
ＩＴＥ２３２がアサートされないか、或いはＲＤＲＥＱ
４１２がアサートされる）、ＣＵ３７８はＳ１６０８
に移行する。但し、これは読出し応答サイクルが保留状
態でないときに限る。ＣＵ３７８は読出し応答サイクル
が保留かどうかを、ＢＧＮＴ６５０（すなわちＣＵ３７
８がローカル・バス１２２の制御を受け取る際にＣＵ３
７８がアサートするバス・グラント信号）により判断す
る。ＢＧＮＴ６５０がアサートされる場合は、読出し応
答サイクルは保留状態でない。ＢＧＮＴ６５０がアサー
トされることは、ＣＵ３７８がＧＭ＿ＧＲＡＮＴ２０４
がアサートされるのを待機していないことを示す。ＣＵ
３７８はＣＵ３７８がＧＭ＿ＲＥＱ２１４をアサートす
るのと同じサイクルにおいて、ＢＧＮＴ６５０をデアサ
ートする。ＢＧＮＴ６５０はＧＭ＿ＧＲＡＮＴ２０４が
読出し応答サイクルの間にアサートされるまで、アサー
トされない。

【０１４４】メモリ書込みが実行される場合は（すなわ
ちＬＯＣＭＡＲ３０２及びＧＭ＿ＷＲＩＴＥ２３２が
アサートされる）、ＣＵ３７８はＳ１６０８に無条件
に移行する。

【０１４５】メモリ書込みが実行される場合は、Ｓ１
６０８に続きＤＲＡＭ３８０へデータを駆動するため
にデータ・レジスタ３７０が使用可能となる。また、Ｒ
ＡＭ＿ＷＲＩＴＥ３８８も続くサイクルにおいてＤＲＡ
Ｍ３８０へアサートされる。ここで書込みデータは、Ｇ
Ｍ＿ＷＲＩＴＥ２３２のアサートによりメモリ書込みオ
ペレーションが指定される場合に、ＬＯＣＭＡＲ３０２
（すなわちＬＯＣＭＡＲ３０２のアサート）に続くサイ
クルにおいて、データ・レジスタ３７０へラッチされる
点に注意を要する。

【０１４６】本発明の実施例では、ＤＲＡＭ３８０は１
或いは２メガバイトを有するシングル・イン・ラインの
メモリ・モジュール（ＳＩＭＭ）上に構成される。各Ｓ
ＩＭＭは２５６ビットのデータ・ワードのスライスであ
り、各スライスは３２データ・ビット及び８ＥＣＣビッ
トを含む。上述のように、１ワードは３２バイト（或い
は８スライス）を含む。メモリ書込みの間に、３２ビッ
トのＢＥＮが書き込まれるワードと関連され、ＢＥＮ内
のビットとワード内のバイトとの間には１対１の対応が
存在する。特に、ＢＥＮ内のビットはワード内の対応す
るバイトがＤＲＡＭ３８０に書き込まれる予定の場合
は、イネーブルとなる。

【０１４７】ＧＭＢ＿ＷＲＥＮ２２８は８ビットの書込
みイネーブルを含む。特定のワードを含む書込みオペレ
ーションに対し、書込みイネーブルはワード内のスライ
スに対応する。スライスに対応する書込みイネーブル
は、そのスライス内のバイトに対応するＢＥＮ内の４ビ
ットを論理的にＡＮＤすることにより生成される。共通
インタフェース１２４がこれを実施する。すなわち、メ
モリ・バンク１３０は単にＧＭＢ＿ＷＲＥＮ２２８を認
識するに過ぎない。ＷＲＥＮ３２８はＧＭＢ＿ＷＲＥＮ
２２８がラッチされたものである。

【０１４８】メモリ書込みは１スライスの単位で行われ
る。メモリ書込みの間、スライスはＷＲＥＮ３２８内の
対応する書込みイネーブルがアサートされていればＤＲ
ＡＭ３８０に書き込まれる。ＲＡＭ＿ＷＲＩＴＥ３８８
は、書込みサイクルの適切な時点において、ＤＲＡＭ３
８０に対しアサートされる。読出し変更書込みオペレー
ションは、前述のように個々のバイトを書き込むために
実行される。

【０１４９】メモリ読出しが実行される場合、ＷＲＥＮ
３２８は無視され、ＣＵ３７８はＳ３６１２に続くサ
イクルにおいて、ＲＡＭ＿ＲＥＡＤ３９２をアサート
する。Ｓ１６０８、Ｓ２６１０、Ｓ３６１２の間、
データ・レジスタ３７０が使用可能となり、ＲＡＳ３
８２Ａ、３８２Ｂ、及びＲＡＳＥＮ６９８（すなわち行
アドレスをＤＲＡＭ３８０に送るために、アドレス・マ
ルチプレクサ３７６に対しアサートされる行アドレス信
号イネーブル）がアサートされる。ＤＲＡＭ３８０読出
し或いは書込み信号（それぞれＲＡＭ＿ＲＥＡＤ３９２
或いはＲＡＭ＿ＷＲＩＴＥ３８８）もまた、ＷＲＩＴＥ
５９９及びＷＲＥＮ２２８の状態に基づきアサートされ
る。

【０１５０】ＣＵ３７８はＳ４６１４及びＳ５６１６
の間に、ＤＲＡＭ３８０に対しＣＡＳ３８６をアサート
する。前述のように、ＤＲＡＭ３８０はＳＩＭＭ上に、
１メガバイト或いは２メガバイトの深さで構成される。
各メガバイトは"サイド"と称される。ローカル・アドレ
ス・バス１２２Ｂ上のアドレス２３０のビット２０は、
アクセスすべきサイドを特定する。

【０１５１】特に、Ｓ１６０８ではＣＵ３７８はＤＲ
ＡＳ３８２をアサートする。ＣＵ３７８はクロック・
イネーブルを有する２個のレジスタ（７４ＦＴＣ３７７
など）を含む。これらのレジスタはＤＲＡＳ３８２を入
力として受け取る。レジスタの１方の出力はＲＡＳ１
３８２Ａと称する。他方のレジスタの出力はＲＡＳ２
３８２Ｂと称する。レジスタに対するクロック・イネー
ブルはアドレス２３０のビット２０から得られる。ＲＡ
Ｓ１３８２ＡはＳＩＭＭのサイド１を駆動し、ＲＡＳ
２３８２Ｂはサイド２を駆動する。

【０１５２】Ｓ２６１０の間、ＲＡＳ１３８２Ａ或い
はＲＡＳ２３８２Ｂの一方がＳＩＭＭに駆動される。
リフレッシュ・サイクル６０４が実行されると、ＲＡ
Ｓ１３８２Ａ及びＲＡＳ２３８２Ｂの両方が駆動され
て、ＳＩＭＭの両サイドが一緒にリフレッシュされ
る。

【０１５３】ブロック読出しサイクルが実行されていな
い場合は、Ｓ２６１０においてＣＵ３７８はＧＭ＿Ｒ
ＥＡＤＹ２１２をアサートし、共通インタフェースにＧ
ＭＣ１５０が新たなアドレスを受信可能であることを通
知する。。

【０１５４】Ｓ３６１２でＣＵ３７８はＲＡＳＥＮ６
９８をディスエーブルすることにより列アドレスを選択
する。メモリ読出しが実行されると、ＧＭ＿ＲＥＱ２１
４がＳ４６１４でアサートされる（またＢＧＮＴ６５
０がデアサートされる）。ＧＭ＿ＲＥＱ２１４及びＢ
ＧＮＴ６５０は、ＧＭ＿ＧＲＡＮＴ２０４が共通インタ
フェース１２４によりアサートされるまで（読出し応答
サイクルを実行するため）、これらの状態を維持する。

【０１５５】Ｓ４６１４でＣＵ３７８はページ・モー
ドに入るかどうかを決定する。ＧＭ＿ＮＥＡＲ２１０或
いはＢＬＫＲＤ４１０のどちらかがアサートされていな
いと、ＣＵ３７８はページ・モードに入らない。現サイ
クルが書込みの場合、ＣＵ３７８はＳ５６１６、Ｓ６
６１８及びＳ７６２０に移行することにより、ランダ
ム・アクセス・サイクル６０２を完了する。Ｓ５６１
６、Ｓ６６１８及びＳ７６２０において、ＣＵ３７８
はＤＲＡＳ３８２、及びＲＡＳ１３８２Ａ或いはＲＡ
Ｓ２３８２Ｂの一方（書き込まれるＳＩＭＭサイドに
対応する方）をデアサートする。また、ＣＵ３７８はア
ドレス・マルチプレクサ３７６に対しＲＡＳＥＮ６９８
をアサートし、次のメモリ・サイクルに備える。

【０１５６】現サイクルが読出しの場合、ＣＵ３７８は
Ｓ５６１６、Ｓ６６１８及びＳ７６２０に移行するこ
とにより、ランダム・アクセス・サイクル６０２を完
了する。Ｓ５６１６においてＣＵ３７８は、データ・
レジスタ３７０へデータをラッチする。

【０１５７】ＣＵ３７８はＢＬＥＮ２３４がゼロよりも
大きいか、或いはＧＭ＿ＮＥＡＲ２１０がアサートされ
ＷＲＩＴＥ５９９がアサートされていないと、ページ・
モード読出しを実行する。こうした条件は現サイクルが
メモリ読出しであり、共通インタフェース１２４が次の
メモリ・アクセスが先のメモリ・アクセスと同じ行アド
レスを有することを検出したことを示す。

【０１５８】図９を参照すると、ＣＵ３７８はＳ７Ｒ７
０４に入ることによりページ・モード読出しを処理す
る。ＣＵ３７８はＳ８Ｒ７０６に移行し、ここでＣＡＳ
３８６がデアサートされデータがデータ・レジスタ３７
０にラッチされる。Ｓ１２Ｒ７０８においてＣＵ３７８
は、ＲＤＲＥＱ４１２、ＷＲＲＥＱ４０８或いはＲＥＦ
ＲＥＳＨ２０６（ＧＭ＿ＲＥＦＲＥＳＨ２０６とも称さ
れる）を待機する。

【０１５９】ＲＤＲＥＱ４１２がＳ１２Ｒ７０８でアサ
ートされると、ＣＵ３７８はＳ９Ｒ７１０に移行する
が、これは前回の読出し応答が共通インタフェース１２
４により既に読み出されている場合に限る。読み出され
ていない場合は、ＣＵ３７８は共通インタフェース１２
４がＧＭ＿ＧＲＡＮＴ２０４或いはＲＥＦＲＥＳＨ２０
６をアサートするまで、Ｓ１２Ｒ７０８に留まる。

【０１６０】共通インタフェース１２４は同時にＧＭ＿
ＧＲＡＮＴ２０４及びＲＥＦＲＥＳＨ２０６をアサート
し、ＣＵ３７８は次の読み出しサイクルが完了するまで
ＤＲＡＭ３７８をリフレッシュしない。

【０１６１】共通インタフェース１２４はＲＥＦＲＥＳ
Ｈ２０６だけをアサートし、次にＣＵ３７８はＳ１２Ｒ
７０８からＳ１３Ｒ６３０、Ｓ６Ａ６３２、Ｓ６６１
８、Ｓ７６２０、及びＳ０６０６に移行する。リフレ
ッシュは保留状態であるので、ＣＵ３７８はＳ８６２
２に移行することにより、即座にリフレッシュ・サイク
ルを開始する。

【０１６２】ＣＵ３７８がＳ１２Ｒ７０８に入る時にＷ
ＲＲＥＱ４０８がアサートされると（書込みサイクルが
保留状態であることを示す）、ＣＵ３７８は図１０のＳ
８Ｗ８０６においてページ・モード書込みサイクルに入
る以前に、Ｓ１１Ｒ７１４に移行する。この経路はＣＵ
３７８が近傍書込みサイクル（ＣＡＳ３８６がアサート
される）を開始する以前に３サイクルを要する。この３
サイクルは書込みデータをラッチし、データ・レジスタ
３７０を使用可能にし、ＲＡＭ＿ＷＲＩＴＥ３８８をＤ
ＲＡＭ３８０に駆動するために必要となる。

【０１６３】Ｓ１２Ｒ７０８において、ＲＤＲＥＱ４１
２がアサートされ、保留中の読出し応答サイクルが存在
しない場合、ＣＵ３７８はページ・モードによる次のメ
モリ読出しを実行する。ページ・モードのループはＳ９
Ｒ７１０、Ｓ１０Ｒ７１２、Ｓ８Ｒ７０６、及びＳ１２
Ｒ７０８を含む。ＣＵ３７８はＳ９Ｒ７１０及びＳ１０
Ｒ７１２において、ＣＡＳ３８６をアサートする。ＣＵ
３７８はＳ１０Ｒ７１２においてデータをラッチする。

【０１６４】Ｓ１０ＲにおいてＣＵ３７８ページ・モー
ド・ループから抜け、リフレッシュが保留中か、或いは
ＧＭ＿ＮＥＡＲ２１０もＢＬＫＲＤ４１０もアサートさ
れていない場合は、Ｓ１３Ｒ６３０へ移行する。Ｓ１２
Ｒ７０８でＣＵ３７８はページ・モード・ループを抜
け、ＲＤＲＥＱ４１２がアサートされていないかＣＵ３
７８がＧＭ＿ＧＲＡＮＴ２０４を待機中の場合は、Ｓ１
３Ｒへ移行する。

【０１６５】Ｓ１０Ｒ７１２ではＣＵ３７８はＧＭ＿Ｎ
ＥＡＲ２１０及びＢＬＫＲＤ４１０をサンプルし、ペー
ジ・モード・ループを継続するかを決定する。ＧＭ＿Ｎ
ＥＡＲ２１０は共通インタフェース１２４により駆動さ
れ、ページ・モード・ループを継続するためにはＳ１０
Ｒ７１２でアサートされねばならない。ＢＬＫＲＤ４１
０はＣＵ３７８により生成され、ブロック読出しサイク
ルを開始するためにＳ４６１４でアサートされ、ブロ
ック読出しサイクルを終了するためにＳ１０Ｒ７１２
でデアサートされる必要がある。

【０１６６】共通インタフェース１２４は０よりも大き
なＢＬＥＮ２３４によりメモリ読出しをスケジュールす
ることにより、ブロック読出しサイクルを開始する。Ｃ
Ｕ３７８はＢＬＥＮ２３４を２のｎ乗の数に変換する。
ここでｎはＢＬＥＮ２３４に等しい。その結果は各読出
しの後にデクリメントされる減算カウンタに記憶され
る。

【０１６７】ＢＬＫＲＤ４１０は減算カウンタがゼロに
デクリメントされ、ページ・モード読出しが達成される
までアサート状態を維持する（ここでリフレッシュはペ
ージ・モード読出しを打ち切らないものとする）。減算
カウンタはＳ７Ｒ７０４或いはＳ１０Ｒ７１２の間にデ
クリメントされる。列アドレス（ＣＡＳ３８６に対応す
る）は続くサイクルにおいてインクリメントされ、ＲＤ
ＲＥＱ４１２がそれに続く次のサイクルにおいてアサー
トされる。ここでＳ１０Ｒ７１２においてＲＥＦＲＥＳ
Ｈ２０６がアサートされると、ＣＡＳアドレスがＳ１３
Ｒ６３０においてインクリメントされ、またＲＤＲＥＱ
４１２がＳ６Ａ６３２においてアサートされる。

【０１６８】図１０を参照すると、ＣＵ３７８はＧＭ＿
ＮＥＡＲ２１０及びＷＲＩＴＥ５９９がＳ４でアサート
されると、ページ・モード書込みを実行する。ＣＵ３７
８はＳ７Ｗ８０４に入ることにより、ページ・モード書
込みを処理する。

【０１６９】Ｓ７Ｗ８０４からＣＵ３７８はＳ８Ｗ８０
６に移行し、ここでＣＡＳ３８６がデアサートされる。
Ｓ１２Ｗ８０８でＣＵ３７８はＲＤＲＥＱ４１２、ＷＲ
ＲＥＱ４０８或いはＲＥＦＲＥＳＨ２０６を待機する。
Ｓ１２Ｗ８０８においてＷＲＲＥＱ４０８がアサートさ
れると、ＣＵ３７８は無条件にＳ９Ｗ８１０に移行す
る。

【０１７０】ＲＥＦＲＥＳＨ２０６がアサートされ、Ｗ
ＲＲＥＱ４０８がアサートされていない場合、ＣＵ３７
８はＳ１３Ｒ６３０、Ｓ６Ａ６３２、Ｓ６６１８、Ｓ
７６２０及びＳ０６０６と移行する。リフレッシュが
保留状態なので、ＣＵ３７８はＳ８６２２に移行する
ことによりリフレッシュ・サイクル６０４を開始する。

【０１７１】Ｓ１２Ｗ８０８においてＲＤＲＥＱ４１２
がアサートされると（すなわち読出しサイクルが保留状
態）、ＣＵ３７８はＳ１２Ｒ７０８でページ・モード読
出しサイクルのループに入る前にＳ１１Ｗ８１４に移行
する。この経路は近傍読出しサイクル（ＣＡＳ３８６が
アサートされる）を開始する以前に２サイクルを要す
る。２サイクルはデータ・レジスタ３７０を使用禁止と
し、またＲＡＭ＿ＲＥＡＤ３９２（すなわちＲＡＭ出力
イネーブル）をＤＲＡＭ３８０に対し駆動するために必
要となる。

【０１７２】Ｓ１２Ｗ８０８においてＷＲＲＥＱ４０８
がアサートされると、ＣＵ３７８はページ・モードによ
る次の書込みを実行する。ページ・モード書込みループ
はＳ９Ｗ８１０、Ｓ１０Ｗ８１２、Ｓ８Ｗ８０６及びＳ
１２Ｗ８０８を含む。ＣＵ３７８はＳ９Ｗ８１０及びＳ
１０Ｗ８１２においてＣＡＳ３８６をアサートする。

【０１７３】Ｓ１０Ｗ８１２において、リフレッシュが
保留状態か或いはＧＭ＿ＮＥＡＲ２１０がアサートされ
ていない場合、ＣＵ３７８はページ・モード書込みルー
プを脱出し、Ｓ１３Ｒ６３０へ移行する。ＣＵ３７８は
Ｓ１０Ｗ及びＷＲＲＥＱ４０８がアサートされていない
場合は、Ｓ１２Ｗにおいてページ・モード書込みループ
をブレークする。

【０１７４】ＣＵ３７８はＳ１０Ｗ８１２においてＧＭ
＿ＮＥＡＲ２１０をサンプルし、ページ・モード書込み
ループを継続する。共通インタフェース１２４がＧＭ＿
ＮＥＡＲ２１０及びＧＭ＿ＬＤＭＡＲ２０２を可能な限
り速く駆動すると、近傍書込みオペレーションが毎４ク
ロック・サイクルごとに発生する。

【０１７５】ＣＵ３７８はＷＲＲＥＱ４０８がＳ１２Ｗ
８０８或いはＳ８Ｗ８０６においてアサートされると、
ＧＭ＿ＲＥＡＤＹ２１２をアサートする。ＬＯＣＭＡＲ
３０２がＳ８Ｗ８０６においてアサートされると、Ｓ８
Ｗ８０６は１サイクルの間、繰り返される。ＬＯＣＭＡ
Ｒ３０２がＳ１２Ｗ８０８においてアサートされると、
ＣＵ３７８は継続する以前に１サイクルの間Ｓ８Ｗに移
行する。これは新たなＷＲＥＮ３２８がＲＡＭ＿ＷＲＩ
ＴＥ３８８としてＤＲＡＭ３８０へ伝搬するための時間
を確保する。

【０１７６】

【発明の効果】以上説明したように、本発明によれば、
コスト的な犠牲を最小限に維持し、プロセッサの遊休時
間及びアクセス時間を最小化する、大域バスを有する多
重プロセッサ・コンピュータ・システムにおける複数バ
ンク大域メモリ・システム（ＧＭＳ）が提供できる。

【図面の簡単な説明】

【図１】本発明の大域メモリ・システム（ＧＭＳ）１１
２を含むシステム１０２を表す図である。

【図２】大域メモリ・カード１５０のブロック図であ
る。

【図３】メモリ・バンク１３０のブロック図である。

【図４】メモリ・バンク１３０のブロック図である。

【図５】状態マシン３７９のＧＭ＿ＲＥＡＤＹ状態図４
０２を示す図である。

【図６】状態マシン３７９のローカル要求状態図５０２
を示す図である。

【図７】状態マシン３７９のＧＭ＿ＲＥＱ状態図５５０
を示す図である。

【図８】状態マシン３７９のランダム・アクセス状態図
６０２及びリフレッシュ状態図６０４を示す図である。

【図９】状態マシン３７９のページ・モード読出し状態
図７０２を示す図である。

【図１０】状態マシン３７９のページ・モード書込み状
態図８０２を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者アルマンド・ガルシアアメリカ合衆国ニユーヨーク州、ヨークタウン・ハイツ、ラークスパー・ストリート 2821番地

Claims

【特許請求の範囲】

【請求項１】大域バスを有する多重プロセッサ・コンピ
ュータ・システムにおける共用メモリ・サブシステムと
して使用するためのメモリ・システムにおいて、該メモ
リ・システムは大域バスに結合される１個或いは複数の
メモリ・カードを含み、該メモリ・カードは独立にアク
セスされ、該メモリ・カードの各々は、（１）大域バスに結合され、メモリ・アクセス及び読出
し応答データをバッファリングするための手段を含むイ
ンタフェース手段と、（２）該インタフェース手段に結合されるローカル・バ
スと、（３）該ローカル・バスに結合される複数のインタリー
ブド・メモリ・バンクとを含み、該メモリ・バンクは独
立にスケジュール及びアクセスされ、前記メモリ・バン
クの各々は、（ａ）データを記憶するためのメモリ手段と、（ｂ）前記ローカル・バス及びメモリ手段に結合される
レジスタ手段と、（ｃ）前記メモリ手段及びレジスタ手段を制御するため
の制御手段とを含み、該制御手段は、前記バッファされるメモリ・アクセスを大域バスを使用
することなくスケジューリングするための手段を含み、
該スケジューリングは他の前記メモリ・カードとは独立
に実行され、前記バッファされるメモリ・アクセスを前記ローカル・
バスを介し、前記インタフェース手段から前記レジスタ
手段に転送する手段と、前記メモリ手段を前記転送されるメモリ・アクセスに応
じてアクセスする手段と、前記読出し応答データを前記メモリ手段から前記インタ
フェース手段に前記ローカル・バスを介して転送する手
段と、前記メモリ手段をリフレッシュするための手段とを含む
ことを特徴とするメモリ・システム。
【請求項２】前記インタフェース手段は、大域バスを使用せずに前記メモリ・バンクのリフレッシ
ュ・サイクルをスケジューリングする手段と、大域バスを要求する手段と、大域バスが譲渡されると、前記読出し応答データを大域
バスを介し返却する手段と、エラー検出及び訂正を実行する手段と、メモリをロックする手段とを含むことを特徴とする請求
項１記載のメモリ・システム。
【請求項３】前記レジスタ手段は、前記ローカル・バスからのデータ及びアドレスをラッチ
するための手段と、前記ローカル・バスにデータを駆動するための手段とを
含むことを特徴とする請求項１記載のメモリ・システ
ム。
【請求項４】前記メモリ手段は、ページ・アクセス・モ
ードを有するダイナミック・ランダム・アクセス・メモ
リを含むことを特徴とする請求項１記載のメモリ・シス
テム。
【請求項５】前記転送されるメモリ・アクセスに応じ前
記メモリ手段をアクセスする前記手段は、連続的なメモリ・アクセスが異なる行アドレスを有する
時、ランダム・アクセス・モードを使用して前記メモリ
手段をアクセスする手段と、前記連続的なメモリ・アクセスが共通の行アドレスを有
する時、ページ・モードを使用して前記メモリ手段をア
クセスする手段とを含むことを特徴とする請求項１記載
のメモリ・システム。
【請求項６】前記読出し応答データを前記メモリ手段か
ら前記インタフェース手段に転送する手段は、前記ローカル・バスを要求する手段と、該ローカル・バスが譲渡されると、該ローカル・バスを
介し前記メモリ手段から前記インタフェース手段に前記
読出し応答データを転送する手段とを含むことを特徴と
する請求項１記載のメモリ・システム。
【請求項７】前記メモリ・システムを自動的に構成する
自己構成手段を含み、該自己構成手段は、１．前記メモリ・システムのインタリーブ・ファクタを
決定するための手段と、２．前記メモリ・システムのメモリ容量を決定するため
の手段と、３．前記メモリ・カードの各々に対するアドレス空間を
決定するための手段とを含むことを特徴とする請求項１
記載のメモリ・システム。
【請求項８】コンピュータ・システムにおいて、（１）大域バスと、（２）該大域バスに結合される複数のプロセッサ手段
と、（３）前記大域バスに結合される１個或いは複数の入出
力手段と、（４）共用メモリ・サブシステムとを含み、前記共用メ
モリ・サブシステムは前記大域バスに結合される１個或
いは複数のメモリ・カードを含み、該メモリ・カードは
独立にアクセスされ、該メモリ・カードの各々は、（ａ）大域バスに結合され、メモリ・アクセス及び読出
し応答データをバッファリングするための手段を含むイ
ンタフェース手段と、（ｂ）該インタフェース手段に結合されるローカル・バ
スと、（ｃ）該ローカル・バスに結合される複数のインタリー
ブド・メモリ・バンクとを含み、該メモリ・バンクは独
立にスケジュール及びアクセスされ、前記メモリ・バン
クの各々は、データを記憶するためのメモリ手段と、前記ローカル・バス及びメモリ手段に結合されるレジス
タ手段と、前記メモリ手段及びレジスタ手段を制御するための制御
手段とを含むことを特徴とするコンピュータ・システ
ム。
【請求項９】前記制御手段は、前記バッファされるメモリ・アクセスを前記大域バスを
使用することなくスケジューリングするための手段を含
み、該スケジューリングは他の前記メモリ・カードとは
独立に実行され、前記バッファされるメモリ・アクセスを前記ローカル・
バスを介し、前記インタフェース手段から前記レジスタ
手段に転送する手段と、前記メモリ手段を前記転送されるメモリ・アクセスに応
じてアクセスする手段と、前記読出し応答データを前記メモリ手段から前記インタ
フェース手段に前記ローカル・バスを介して転送する手
段と、前記メモリ手段をリフレッシュするための手段とを含む
ことを特徴とする請求項８記載のコンピュータ・システ
ム。
【請求項１０】前記共用メモリ・サブシステムは、前記
共用メモリ・サブシステムを自動的に構成する自己構成
手段を含み、該自己構成手段は、前記共用メモリ・サブシステムのインタリーブ・ファク
タを決定するための手段と、前記共用メモリ・サブシステムのメモリ容量を決定する
ための手段と、前記メモリ・カードの各々に対するアドレス空間を決定
するための手段とを含むことを特徴とする請求項８記載
のコンピュータ・システム。