JPS61210469A - 共通メモリ制御方式 - Google Patents
共通メモリ制御方式Info
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- JPS61210469A JPS61210469A JP5182085A JP5182085A JPS61210469A JP S61210469 A JPS61210469 A JP S61210469A JP 5182085 A JP5182085 A JP 5182085A JP 5182085 A JP5182085 A JP 5182085A JP S61210469 A JPS61210469 A JP S61210469A
- Authority
- JP
- Japan
- Prior art keywords
- common memory
- state
- processor
- memory control
- control circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通メモリ制御方式に関する。特に、分散制
御方式の電子交換機に適用しうる共通メモリ制御方式に
関する。
御方式の電子交換機に適用しうる共通メモリ制御方式に
関する。
本発明は、複数のプロセッサが一つの共通メモリをアク
セスするメモリ制御方式において、各プロセッサのアク
セス要求について、共通メモリに対する書込みを含む場
合と続出のみの場合とを区別し、書込みを含む場合には
メモリ内容とを区別し、書込みを含む場合にはメモリ内
容に前後で競合することがあるので、一つのプロセッサ
に独占的にアクセス許可を与え、読出しのみの場合には
複数のプロセッサの間でメモリ内容にそのアクセスの前
後で競合することがないから、複数のプロセッサに対し
て同時にアクセス許可を与えることにより、 メモリアクセスに対する待ち時間を短縮するものである
。
セスするメモリ制御方式において、各プロセッサのアク
セス要求について、共通メモリに対する書込みを含む場
合と続出のみの場合とを区別し、書込みを含む場合には
メモリ内容とを区別し、書込みを含む場合にはメモリ内
容に前後で競合することがあるので、一つのプロセッサ
に独占的にアクセス許可を与え、読出しのみの場合には
複数のプロセッサの間でメモリ内容にそのアクセスの前
後で競合することがないから、複数のプロセッサに対し
て同時にアクセス許可を与えることにより、 メモリアクセスに対する待ち時間を短縮するものである
。
従来、この種の共通メモリの制御方式は、第５図に示す
ように、ｎ台のプロセッサ１１．１２、−１ｌｎと共通
メモリ部２およびこれらを接続する共通メモリバス３か
ら成っている。また共通メモリ部２は１、共通メモリ制
御回路２１、共通メモリ２２および上記共通メモリ制御
回路２１の一部である状態記憶フリップフロップ２３に
より構成されている。
ように、ｎ台のプロセッサ１１．１２、−１ｌｎと共通
メモリ部２およびこれらを接続する共通メモリバス３か
ら成っている。また共通メモリ部２は１、共通メモリ制
御回路２１、共通メモリ２２および上記共通メモリ制御
回路２１の一部である状態記憶フリップフロップ２３に
より構成されている。
第６図は共通メモリ制御回路２１の状態遷移図である。
共通メモリ制御回路２１の状態は、状態記憶フリップフ
ロップ２３がリセツトされている第１の状態■と、セッ
トされている第２の状態■とからなっている。またプロ
セッサ１１．１２、・・−・、１ｎはそれぞれが共通メ
モリ２２を排他的に占有してアクセスする権利を要求す
る第１の命令と、この第１の命令によって得た権利を放
棄する第２の命令とを有している。共通メモリ制御回路
２１は第１の状態■においては、プロセッサ１１．１２
、−２１ｎのいずれかの第１の命令を受は付け、第２の
状態■においては、第２の命令のみを受は付ける。これ
により、共通メモリ制御回路２１が第１の状態にあると
きに、第１の命令を発した第１のプロセッサのみが共通
メモリのアクセスする権利を獲得し、他のプロセッサは
前記第１のプロセッサが第２の命令を発するまで共通メ
モリをアクセスできなくなり、１台のプロセッサが共通
メモリの特定領域の内容を読み出している間に、他のプ
ロセッサがこの領域の内容を書き換えてしまうような競
合の発生を防止していた。
ロップ２３がリセツトされている第１の状態■と、セッ
トされている第２の状態■とからなっている。またプロ
セッサ１１．１２、・・−・、１ｎはそれぞれが共通メ
モリ２２を排他的に占有してアクセスする権利を要求す
る第１の命令と、この第１の命令によって得た権利を放
棄する第２の命令とを有している。共通メモリ制御回路
２１は第１の状態■においては、プロセッサ１１．１２
、−２１ｎのいずれかの第１の命令を受は付け、第２の
状態■においては、第２の命令のみを受は付ける。これ
により、共通メモリ制御回路２１が第１の状態にあると
きに、第１の命令を発した第１のプロセッサのみが共通
メモリのアクセスする権利を獲得し、他のプロセッサは
前記第１のプロセッサが第２の命令を発するまで共通メ
モリをアクセスできなくなり、１台のプロセッサが共通
メモリの特定領域の内容を読み出している間に、他のプ
ロセッサがこの領域の内容を書き換えてしまうような競
合の発生を防止していた。
しかし、上記の方式では、内容が書き換えられる頻度が
極めて少ない加入者情報等が記憶されている分散制御方
式の電子交換機の共通メモリ等のように、記憶内容の読
出しが書込みに比較して圧倒的に多い場合にも、共通メ
モリをアクセス可能なプロセッサが常に１台に限られ、
記憶内容の読出しのみであれば複数のプロセッサが同領
域をアクセスしても前記の競合が発生しないにもかかわ
らず、一度に１台のプロセッサの要求にしか応じられな
い。このため一定の動作速度のもとで高い頻度のアクセ
スが行われる系では、共通メモリアクセス時のプロセッ
サの待ち合わせ時間が増大する欠点がある。逆に前記の
待ち合わせ時間を減少させるためには、共通メモリ部の
動作速度を高速化しなければならないため回路が複雑か
つ高価となる欠点がある。
極めて少ない加入者情報等が記憶されている分散制御方
式の電子交換機の共通メモリ等のように、記憶内容の読
出しが書込みに比較して圧倒的に多い場合にも、共通メ
モリをアクセス可能なプロセッサが常に１台に限られ、
記憶内容の読出しのみであれば複数のプロセッサが同領
域をアクセスしても前記の競合が発生しないにもかかわ
らず、一度に１台のプロセッサの要求にしか応じられな
い。このため一定の動作速度のもとで高い頻度のアクセ
スが行われる系では、共通メモリアクセス時のプロセッ
サの待ち合わせ時間が増大する欠点がある。逆に前記の
待ち合わせ時間を減少させるためには、共通メモリ部の
動作速度を高速化しなければならないため回路が複雑か
つ高価となる欠点がある。
本発明は、このような従来の共通メモリ制御方式に対す
る前記の欠点を除去するものであや、共通メモリの記憶
内容の読出しが高い頻度で行われる系において、プロセ
ッサの待ち合わせ時間が増大せず、回路が低速安価のも
のでよい共通メモリ制御方式を提供することを目的とす
る。
る前記の欠点を除去するものであや、共通メモリの記憶
内容の読出しが高い頻度で行われる系において、プロセ
ッサの待ち合わせ時間が増大せず、回路が低速安価のも
のでよい共通メモリ制御方式を提供することを目的とす
る。
〔問題点を解決するための手段〕 一
本発明は、複数のプロセッサと共通メモリおよび共通メ
モリ制御部を備え、 上記複数のプロセッサの各々が上記共通メモリ制御部に
対して上記共通メモリを占有する権利を要求する第１の
命令と、上記第１の命令によって得た権利を放棄する第
２の命令を有し、前記共通メモリ制御部が、その動作状
態として少なくとも前記第１の命令を受は付ける第１の
状態と、前記第２の命令のみを受は付ける第２の状態と
を有し、前記第１の状態にて、前記第１の命令を受は付
けた場合には前記第２の状態へ遷移し、上記第２の状態
にて前記第２の命令を受は付けた場合には前記第１の状
態へ遷移する共通メモリ制御方式において、 前記複数のプロセッサの各々が前記共通メモリ制御部に
対して、前記第１の命令とは別の権利を要求する第３の
命令と、上記第３の命令によって得た権利を放棄する第
４の命令を有し、前記共通メモリ制御部が前記第１の状
態にて少なくとも前記第１の命令および第３の命令を受
は付け、少なくとも前記第３の命令を受は付け、第１の
命令を受は付けない第３の状態を有し、前記第１の状態
または第３の状態にて前記第３の命令を受は付けた場合
には、前記第３の状態へ遷移するための複数個の状態記
憶フリップフロップを備えたことを特徴とする。
モリ制御部を備え、 上記複数のプロセッサの各々が上記共通メモリ制御部に
対して上記共通メモリを占有する権利を要求する第１の
命令と、上記第１の命令によって得た権利を放棄する第
２の命令を有し、前記共通メモリ制御部が、その動作状
態として少なくとも前記第１の命令を受は付ける第１の
状態と、前記第２の命令のみを受は付ける第２の状態と
を有し、前記第１の状態にて、前記第１の命令を受は付
けた場合には前記第２の状態へ遷移し、上記第２の状態
にて前記第２の命令を受は付けた場合には前記第１の状
態へ遷移する共通メモリ制御方式において、 前記複数のプロセッサの各々が前記共通メモリ制御部に
対して、前記第１の命令とは別の権利を要求する第３の
命令と、上記第３の命令によって得た権利を放棄する第
４の命令を有し、前記共通メモリ制御部が前記第１の状
態にて少なくとも前記第１の命令および第３の命令を受
は付け、少なくとも前記第３の命令を受は付け、第１の
命令を受は付けない第３の状態を有し、前記第１の状態
または第３の状態にて前記第３の命令を受は付けた場合
には、前記第３の状態へ遷移するための複数個の状態記
憶フリップフロップを備えたことを特徴とする。
さらに本発明は、前記共通メモリ制御部が、前記憶３の
状態にて少なくとも前記第１の命令および第３の命令を
受は付け、少なくとも前記第４の命令を受は付け、前記
第３の命令を受は付けない第４の状態を有し、前記第３
の状態にて前記第１の命令を受は付けた場合には、前記
第４の状態へ遷移するための複数個の状態記憶フリップ
フロップを備えたことを特徴とする。
状態にて少なくとも前記第１の命令および第３の命令を
受は付け、少なくとも前記第４の命令を受は付け、前記
第３の命令を受は付けない第４の状態を有し、前記第３
の状態にて前記第１の命令を受は付けた場合には、前記
第４の状態へ遷移するための複数個の状態記憶フリップ
フロップを備えたことを特徴とする。
各プロセッサから送出されるアクセス要求について、そ
の命令の種類を増やし、そのアクセス要求が書込みを伴
う場合と、読出しのみの場合とで、アクセス要求の段階
から区別する。共通メモリの側では、この命令を解読し
て、書込みを伴うアクセス要求に対しては、同時に一つ
のプロセッサのみにアクセス許可を与え、読出しのみの
場合には、すでにアクセス許可を与えたプロセッサがあ
っても、複数のプロセッサに対して同時にアクセス許可
を与える状態とする。
の命令の種類を増やし、そのアクセス要求が書込みを伴
う場合と、読出しのみの場合とで、アクセス要求の段階
から区別する。共通メモリの側では、この命令を解読し
て、書込みを伴うアクセス要求に対しては、同時に一つ
のプロセッサのみにアクセス許可を与え、読出しのみの
場合には、すでにアクセス許可を与えたプロセッサがあ
っても、複数のプロセッサに対して同時にアクセス許可
を与える状態とする。
次に、本発明の実施例について添付図面を参照して説明
する。
する。
第１図を参照すると本発明の第一の実施例は、ｎ台のプ
ロセッサ、１１．１２、・−１ｌｎと共通メモリ部２お
よびこれらを接続する共通メモリバス３を備える。また
共通メモリ部２は共通メモリ制御回路２１に共通メモリ
２２が結合し、共通メモリ制御回路２１にはその一部で
ある状態記憶フリップフロップ２３．２４ならびにカウ
ンタ２６が付属して構成されている。
ロセッサ、１１．１２、・−１ｌｎと共通メモリ部２お
よびこれらを接続する共通メモリバス３を備える。また
共通メモリ部２は共通メモリ制御回路２１に共通メモリ
２２が結合し、共通メモリ制御回路２１にはその一部で
ある状態記憶フリップフロップ２３．２４ならびにカウ
ンタ２６が付属して構成されている。
第２図は共通メモリ制御回路２１の状態遷移図である。
共通メモリ制御回路２１の状態は状態記憶フ′ リップ
フロップ２３．２４がともにリセットされている第１の
状態■と、状態記憶フリップフロップ２３がセットされ
、同フリップフロフプ２４がリセットされている。第２
の状態■と状態フリップフロップ２３がリセットされ、
同フリフプフロツプ２４がリセットされている第３の状
Ｂ［相］〜［相］とからなる。
フロップ２３．２４がともにリセットされている第１の
状態■と、状態記憶フリップフロップ２３がセットされ
、同フリップフロフプ２４がリセットされている。第２
の状態■と状態フリップフロップ２３がリセットされ、
同フリフプフロツプ２４がリセットされている第３の状
Ｂ［相］〜［相］とからなる。
第３の状態［相］〜［相］の添字１、・−・、ｎはカウ
ンタ２６の計数値を示している。また、プロセッサ１１
．１２、−１ｌｎはそれぞれ共通メモリ２２を排他的に
占有してアクセスする権利を要求する第１の命令と、第
１の命令によって得た権利を放棄する第２の命令と、共
通メモリの内容の読出しのみの権利を要求する第３の命
令と、第３の命令によって得た権利を放棄する第４の命
令とを有している。共通メモリ制御回路２１は、第１の
状態■においてはプロセッサ１１．１２、−・、１ｎの
いずれかの第１の命令または第３の命令を受は付け、第
２の状態■においては第２の命令のみを受は付け、第３
の状態［相］〜θにおいては第３の命令および第４の命
令を受は付ける。これにより共通メモリ制御回路２１が
第１の状態■において、第１のプロセッサ１１の第１の
命令を受は付けた場合には、第２の状態に遷移して従来
例と同様に第１のプロセッサ１１が排他的にメモリを占
有するが、第１のプロセッサ１１の第３の命令を受は付
けた場合には第３の状態へ遷移し、カウンタ２６が１を
計数し、第２図における［相］の状態となり、このとき
第１のプロセッサ１１は共通メモリ２２の読出しを行う
。次いで第２のプロセッサ１２の第３の命令を受は付け
た場合にはカウンタ２６が２を計数し共通メモリ制御回
路２１は＠の状態となり、第１のプロセッサ１１と第２
のプロセッサ１２が共通メモリ２２の内容を時分割で読
み出す。
ンタ２６の計数値を示している。また、プロセッサ１１
．１２、−１ｌｎはそれぞれ共通メモリ２２を排他的に
占有してアクセスする権利を要求する第１の命令と、第
１の命令によって得た権利を放棄する第２の命令と、共
通メモリの内容の読出しのみの権利を要求する第３の命
令と、第３の命令によって得た権利を放棄する第４の命
令とを有している。共通メモリ制御回路２１は、第１の
状態■においてはプロセッサ１１．１２、−・、１ｎの
いずれかの第１の命令または第３の命令を受は付け、第
２の状態■においては第２の命令のみを受は付け、第３
の状態［相］〜θにおいては第３の命令および第４の命
令を受は付ける。これにより共通メモリ制御回路２１が
第１の状態■において、第１のプロセッサ１１の第１の
命令を受は付けた場合には、第２の状態に遷移して従来
例と同様に第１のプロセッサ１１が排他的にメモリを占
有するが、第１のプロセッサ１１の第３の命令を受は付
けた場合には第３の状態へ遷移し、カウンタ２６が１を
計数し、第２図における［相］の状態となり、このとき
第１のプロセッサ１１は共通メモリ２２の読出しを行う
。次いで第２のプロセッサ１２の第３の命令を受は付け
た場合にはカウンタ２６が２を計数し共通メモリ制御回
路２１は＠の状態となり、第１のプロセッサ１１と第２
のプロセッサ１２が共通メモリ２２の内容を時分割で読
み出す。
以上のようにして、第ｎのプロセッサ１ｎの第３の命令
を受は付けた場合には、共通メモリ制御回路２１はＯの
状態となり、最大ｎ台のプロセッサが共通メモリ２２の
内容を時分割で読み出す状態となり、各プロセッサが読
み出しを終了して第４の命令を共通メモリ制御回路２１
に対して送出すると、カウンタ２６が１つずつ減算され
てゆく。最後のプロセッサが第４の命令を送出すればカ
ウンタ２６の計数値は０となり、共通メモリ制御回路２
１は第１の状態■へ復旧する。共通メモリ制御回路２１
が［相］から［相］の状態にある間は、プロセッサ１１
．１２、−・、１ｎの第１の命令は受は付けられないた
め、共通メモリ２２の内容の書き換えを行うプロセッサ
は待ち合わせ状態となるが、読み出しのみを行うプロセ
ッサは従来の場合と異なり、１台に制限されず最大ｎ台
まで同時に共通メモリ２２の内容を読み出しの権利を得
る。
を受は付けた場合には、共通メモリ制御回路２１はＯの
状態となり、最大ｎ台のプロセッサが共通メモリ２２の
内容を時分割で読み出す状態となり、各プロセッサが読
み出しを終了して第４の命令を共通メモリ制御回路２１
に対して送出すると、カウンタ２６が１つずつ減算され
てゆく。最後のプロセッサが第４の命令を送出すればカ
ウンタ２６の計数値は０となり、共通メモリ制御回路２
１は第１の状態■へ復旧する。共通メモリ制御回路２１
が［相］から［相］の状態にある間は、プロセッサ１１
．１２、−・、１ｎの第１の命令は受は付けられないた
め、共通メモリ２２の内容の書き換えを行うプロセッサ
は待ち合わせ状態となるが、読み出しのみを行うプロセ
ッサは従来の場合と異なり、１台に制限されず最大ｎ台
まで同時に共通メモリ２２の内容を読み出しの権利を得
る。
次いで第３図を参照すると、本発明の第二の実施例はｎ
台のプロセッサ１１．１２、・−１ｌｎと共通メモリ部
２およびこれらを接続する共通メモリバス３からなって
いる。また共通メモリ部２は共通メモリ制御回路２１、
共通メモリ２２および共通メモリ制御回路２１の一部で
ある状態記憶フリップフロップ２３．２４．２５ならび
にカウンタ２６から構成されている。
台のプロセッサ１１．１２、・−１ｌｎと共通メモリ部
２およびこれらを接続する共通メモリバス３からなって
いる。また共通メモリ部２は共通メモリ制御回路２１、
共通メモリ２２および共通メモリ制御回路２１の一部で
ある状態記憶フリップフロップ２３．２４．２５ならび
にカウンタ２６から構成されている。
第６図は共通メモリ制御回路２１の状態遷移図である。
共通メモリ制御回路２１の状態は、状態記憶フリップフ
ロップ２３．２４．２５がすべてリセットされている第
１の状態■と、状態記憶フリツブフロップ２３のみがセ
ントされている第２の状態■と、状態記憶フリップフロ
ップ２４のみがセットされている第３の状Ｂ＠〜［相］
と、状態記憶フリップフロップ２５のみがセットされて
いる第４の状ａ■〜θとからなっており、第３の状態［
相］〜［相］と第４の状態の添字ｌ、・−１ｎは共にカ
ウンタ２６の計数値を示している。またプロセッサ１１
．１２、−１ｌｎはそれぞれ第一の実施例と同じ第１か
ら第４の命令を有している。
ロップ２３．２４．２５がすべてリセットされている第
１の状態■と、状態記憶フリツブフロップ２３のみがセ
ントされている第２の状態■と、状態記憶フリップフロ
ップ２４のみがセットされている第３の状Ｂ＠〜［相］
と、状態記憶フリップフロップ２５のみがセットされて
いる第４の状ａ■〜θとからなっており、第３の状態［
相］〜［相］と第４の状態の添字ｌ、・−１ｎは共にカ
ウンタ２６の計数値を示している。またプロセッサ１１
．１２、−１ｌｎはそれぞれ第一の実施例と同じ第１か
ら第４の命令を有している。
本実施例では、最大ｎ台のプロセッサが同時に共通メモ
リ２２の内容を読み出し権利を有して、時分割でその記
憶内容を読み出すことは、第一実施例と同様であるが、
第４図の［相］から［相］の状態において、プロセッサ
の第１の命令を受は付ける点が異なる。ｍを１からｎ−
１までの任意の数とするとき３ｍの状態において、第ｍ
＋１のプロセッサの第１の命令を受は付けた共通メモリ
制御回路２１は４ｍの状態に遷移し、■からθの状態に
おいてはプロセッサの第３の命令は受は付けられないた
め、共通メモリ２２の内容の新たな読み出し要求は禁止
され、第３の命令によってすでに共通メモリの読み出し
の権利を獲得していたプロセッサが共通メモリの読み出
しを終了して、順次筒４の命令を発してその獲得してい
た権利を放棄することにより、共通メモリ制御回路２１
の状態は最終的に第１の状態■へ至る。
リ２２の内容を読み出し権利を有して、時分割でその記
憶内容を読み出すことは、第一実施例と同様であるが、
第４図の［相］から［相］の状態において、プロセッサ
の第１の命令を受は付ける点が異なる。ｍを１からｎ−
１までの任意の数とするとき３ｍの状態において、第ｍ
＋１のプロセッサの第１の命令を受は付けた共通メモリ
制御回路２１は４ｍの状態に遷移し、■からθの状態に
おいてはプロセッサの第３の命令は受は付けられないた
め、共通メモリ２２の内容の新たな読み出し要求は禁止
され、第３の命令によってすでに共通メモリの読み出し
の権利を獲得していたプロセッサが共通メモリの読み出
しを終了して、順次筒４の命令を発してその獲得してい
た権利を放棄することにより、共通メモリ制御回路２１
の状態は最終的に第１の状態■へ至る。
本第二実施例では、第一の実施例と同様にプロセッサが
共通メモリの内容の読み出しのみを行う場合には、最大
ｎ台までのプロセッサの時分割による読み出しを許す。
共通メモリの内容の読み出しのみを行う場合には、最大
ｎ台までのプロセッサの時分割による読み出しを許す。
このうちの１台のプロセッサが共通メモリの内容の読み
出しおよび書き込みを行う場合に、第１の命令を発する
ことにより共通メモリ制御回路の状態を新たな読み出し
要求が禁止された、言わば書き込みのための予約状態と
する。これにより、第一の実施例において、各プロセッ
サの共通メモリ読み出し要求が間断なく発生する場合に
、共通メモリの内容の読み出しおよび書き込みを希望す
るプロセッサの待ち時間が無限大に発散してしまう欠点
を除去している。
出しおよび書き込みを行う場合に、第１の命令を発する
ことにより共通メモリ制御回路の状態を新たな読み出し
要求が禁止された、言わば書き込みのための予約状態と
する。これにより、第一の実施例において、各プロセッ
サの共通メモリ読み出し要求が間断なく発生する場合に
、共通メモリの内容の読み出しおよび書き込みを希望す
るプロセッサの待ち時間が無限大に発散してしまう欠点
を除去している。
本発明は以上説明したように、従来の共通メモリ制御方
式において、各プロセッサに新たな制御用命令を追加し
、共通メモリ制御回路に新たな動作状態を付加すること
により、特に共通メモリの書き込みが少なく、読み出し
の多いシステムにおいて、プロセッサの共通メモリアク
セスの際の待ち合わせ時間を低減し、システムの効率を
向上させる効果がある。
式において、各プロセッサに新たな制御用命令を追加し
、共通メモリ制御回路に新たな動作状態を付加すること
により、特に共通メモリの書き込みが少なく、読み出し
の多いシステムにおいて、プロセッサの共通メモリアク
セスの際の待ち合わせ時間を低減し、システムの効率を
向上させる効果がある。
第１図は本発明第一実施例のブロック構成図。
第２図は第１図の共通メモリ制御回路の状態遷移図。
第３図は本発明の第二実施例ブロック構成図。
第４図は第３図の共通メモリ制御回路の状態遷移図。
第５図は従来の共通メモリを示したブロック構成図。
第６図は第５図の共通メモリ制御回路の状態遷移図。
２・・・共通メモリ部、３・・・共通メモリバス、１１
．１２、−・−・、ｉｎ・・・プロセッサ、２１・・・
共通メモリ制御回路、２２・・・共通メモリ、２３〜２
５・・・状態記憶フリップフロップ、２６・・・カウン
タ、■、■、［相］〜［相］、■〜θ・・・状態番号。 ４．１ ＦＦ２３，２４ ：リセット ′Ｍ２ 図 ＦＦ２３，２４，２５：すｔット 爪 ４ 図
．１２、−・−・、ｉｎ・・・プロセッサ、２１・・・
共通メモリ制御回路、２２・・・共通メモリ、２３〜２
５・・・状態記憶フリップフロップ、２６・・・カウン
タ、■、■、［相］〜［相］、■〜θ・・・状態番号。 ４．１ ＦＦ２３，２４ ：リセット ′Ｍ２ 図 ＦＦ２３，２４，２５：すｔット 爪 ４ 図
Claims (1)
- 【特許請求の範囲】 １）一つのバスに結合された複数のプロセッサが共通メ
モリをアクセスするメモリ制御方式において、 各プロセッサからのアクセス要求について、上記共通メ
モリに対する書込みを含む場合と、上記共通メモリから
の読出しのみの場合とで区別し、上記アクセス要求に対
するアクセス許可は、書込みを含む場合にはそのアクセ
ス要求を行った一つのプロセッサに対して排他的かつ独
占的に与え、読出しのみの場合にはアクセス要求を送出
した複数のプロセッサに対して与える ことを特徴とする共通メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182085A JPS61210469A (ja) | 1985-03-15 | 1985-03-15 | 共通メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182085A JPS61210469A (ja) | 1985-03-15 | 1985-03-15 | 共通メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210469A true JPS61210469A (ja) | 1986-09-18 |
Family
ID=12897530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182085A Pending JPS61210469A (ja) | 1985-03-15 | 1985-03-15 | 共通メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61210469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120129A (ja) * | 1991-05-15 | 1993-05-18 | Internatl Business Mach Corp <Ibm> | 多重バンク大域メモリ・カード |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107977A (ja) * | 1981-12-22 | 1983-06-27 | Toshiba Corp | 記憶装置へのアクセス方式 |
-
1985
- 1985-03-15 JP JP5182085A patent/JPS61210469A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107977A (ja) * | 1981-12-22 | 1983-06-27 | Toshiba Corp | 記憶装置へのアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120129A (ja) * | 1991-05-15 | 1993-05-18 | Internatl Business Mach Corp <Ibm> | 多重バンク大域メモリ・カード |
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