JP3314948B2 - マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 - Google Patents
マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式Info
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- JP3314948B2 JP3314948B2 JP01251492A JP1251492A JP3314948B2 JP 3314948 B2 JP3314948 B2 JP 3314948B2 JP 01251492 A JP01251492 A JP 01251492A JP 1251492 A JP1251492 A JP 1251492A JP 3314948 B2 JP3314948 B2 JP 3314948B2
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Description
【０００１】
【産業上の利用分野】本発明は、マルチＣＰＵ構成のプ
ログラマブルコントローラにおけるデータ交換方式に関
する。
ログラマブルコントローラにおけるデータ交換方式に関
する。
【０００２】
【従来の技術】従来のマルチＣＰＵ構成のプログラマブ
ルコントローラでは、互いのＣＰＵユニットがデータ交
換を行う場合、共有メモリを意識するようなユーザプロ
グラムの介在により行っていた。
ルコントローラでは、互いのＣＰＵユニットがデータ交
換を行う場合、共有メモリを意識するようなユーザプロ
グラムの介在により行っていた。
【０００３】
【発明が解決しようとする課題】上記のような従来のデ
ータ交換方法では、ユーザプログラムの作成が難しいと
いう問題があった。
ータ交換方法では、ユーザプログラムの作成が難しいと
いう問題があった。
【０００４】本発明は、上述の問題点に鑑みて為された
もので、その目的とするところはデータ交換が共有メモ
リを意識せずに行え、プログラム作成が容易なマルチＣ
ＰＵ構成のプログラマブルコントローラにおけるデータ
交換方式を提供するにある。
もので、その目的とするところはデータ交換が共有メモ
リを意識せずに行え、プログラム作成が容易なマルチＣ
ＰＵ構成のプログラマブルコントローラにおけるデータ
交換方式を提供するにある。
【０００５】
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明は、二つのＣＰＵユニットを
備えるとともにこれらＣＰＵユニットがＩ／Ｏバスをア
クセスする際に使用権を調停する手段を備えたマルチＣ
ＰＵ構成のプログラマブルコントローラにおけるデータ
交換方式において、両ＣＰＵユニットの演算データを交
換するための共有メモリを備え、夫々のＣＰＵユニット
に設定された実行条件、転送元の演算メモリのアドレ
ス、転送ワード数、転送先のＣＰＵユニットの演算メモ
リの指定アドレスとを夫々持つ書込み命令及び読み出し
命令からなるデータ交換用専用命令を用い、書込み命令
の実行条件がオンとなった一方のＣＰＵユニットで、自
己の演算メモリの指定アドレスから転送ワード数のデー
タを共有メモリに複写した後、他方のＣＰＵユニットの
転送先アドレスを共有メモリに書き込んでセット完了 フ
ラグをセットし、このセットによって他方のＣＰＵユニ
ットで、共用メモリに書き込まれた上記転送先アドレス
を取り出し、共有メモリに複写されている一方のＣＰＵ
ユニットからの転送データを自己の演算メモリの上記取
り出した転送先アドレスから複写した後、一方のＣＰＵ
ユニットのセット完了フラグをリセットする処理と、読
み出し命令の実行条件がオンとなった一方のＣＰＵユニ
ットで、転送元となる他方のＣＰＵユニットの演算メモ
リの指定アドレスと転送ワード数を共有メモリに複写し
た後、読み出し要求フラグをセットする処理を行い、他
方のＣＰＵユニットで、一方のＣＰＵユニットの読み出
し要求フラグがセットされると、共用メモリに複写され
ている自己の演算メモリの転送元アドレスと、転送する
ワード数を取り出し、この取り出した内容に基づいて上
記転送元アドレスから転送ワード数に対応するデータを
共有メモリに複写した後、一方のＣＰＵユニットの読み
出し要求フラグをリセットする処理とにより共有メモリ
を介してデータ交換を行うものである。
めに、請求項１記載の発明は、二つのＣＰＵユニットを
備えるとともにこれらＣＰＵユニットがＩ／Ｏバスをア
クセスする際に使用権を調停する手段を備えたマルチＣ
ＰＵ構成のプログラマブルコントローラにおけるデータ
交換方式において、両ＣＰＵユニットの演算データを交
換するための共有メモリを備え、夫々のＣＰＵユニット
に設定された実行条件、転送元の演算メモリのアドレ
ス、転送ワード数、転送先のＣＰＵユニットの演算メモ
リの指定アドレスとを夫々持つ書込み命令及び読み出し
命令からなるデータ交換用専用命令を用い、書込み命令
の実行条件がオンとなった一方のＣＰＵユニットで、自
己の演算メモリの指定アドレスから転送ワード数のデー
タを共有メモリに複写した後、他方のＣＰＵユニットの
転送先アドレスを共有メモリに書き込んでセット完了 フ
ラグをセットし、このセットによって他方のＣＰＵユニ
ットで、共用メモリに書き込まれた上記転送先アドレス
を取り出し、共有メモリに複写されている一方のＣＰＵ
ユニットからの転送データを自己の演算メモリの上記取
り出した転送先アドレスから複写した後、一方のＣＰＵ
ユニットのセット完了フラグをリセットする処理と、読
み出し命令の実行条件がオンとなった一方のＣＰＵユニ
ットで、転送元となる他方のＣＰＵユニットの演算メモ
リの指定アドレスと転送ワード数を共有メモリに複写し
た後、読み出し要求フラグをセットする処理を行い、他
方のＣＰＵユニットで、一方のＣＰＵユニットの読み出
し要求フラグがセットされると、共用メモリに複写され
ている自己の演算メモリの転送元アドレスと、転送する
ワード数を取り出し、この取り出した内容に基づいて上
記転送元アドレスから転送ワード数に対応するデータを
共有メモリに複写した後、一方のＣＰＵユニットの読み
出し要求フラグをリセットする処理とにより共有メモリ
を介してデータ交換を行うものである。
【０００６】
【作用】而して請求項１記載の発明によれば、データ交
換用専用命令の実行タイミングで共有メモリを意識する
ことなくデータ交換が行え、そのため常時データ交換を
行う場合に比べてスキャンタイムに影響を与えることが
なく、またデータ交換用専用命令の実行によってデータ
交換が行えるからプログラム作成が容易なマルチＣＰＵ
構成のプログラマブルコントローラを構築できる。
換用専用命令の実行タイミングで共有メモリを意識する
ことなくデータ交換が行え、そのため常時データ交換を
行う場合に比べてスキャンタイムに影響を与えることが
なく、またデータ交換用専用命令の実行によってデータ
交換が行えるからプログラム作成が容易なマルチＣＰＵ
構成のプログラマブルコントローラを構築できる。
【０００７】
【実施例】以下本発明を一実施例により説明する。
【０００８】図１は本発明プログラマブルコントローラ
に使用する二つのＣＰＵユニット１1 、１2 を用いたマ
ルチＣＰＵシステムの基本構成を示しており、各ＣＰＵ
ユニット１1、１2内部にはマイクロプロセッサＭＰＵを
中心としてＩ／Ｏバス２のアクセスのために必要なアク
セスタイムを得るために固有のＣＰＵウェイト回路３を
有し、またＩ／Ｏバス２をアクセスするための必要な信
号はＣＰＵユニット１1、１2からバッファ４を介してロ
ーカルＩ／Ｏバス５1、５2で出力される。
に使用する二つのＣＰＵユニット１1 、１2 を用いたマ
ルチＣＰＵシステムの基本構成を示しており、各ＣＰＵ
ユニット１1、１2内部にはマイクロプロセッサＭＰＵを
中心としてＩ／Ｏバス２のアクセスのために必要なアク
セスタイムを得るために固有のＣＰＵウェイト回路３を
有し、またＩ／Ｏバス２をアクセスするための必要な信
号はＣＰＵユニット１1、１2からバッファ４を介してロ
ーカルＩ／Ｏバス５1、５2で出力される。
【０００９】これらの構成では相手のＣＰＵユニットに
はアクセスしないためローカルＩ／Ｏバス５1、５2が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ７は、ＣＰＵユニット１1、１2外に設け
ている。勿論この共有メモリ７内にはＩ／Ｏアクセス情
報は含まれない。また同じタイプのＣＰＵユニット
１1 、１2 を使用してマルチＣＰＵシステムを構築する
ことにより、共有メモリ７を一つで済ませている。
はアクセスしないためローカルＩ／Ｏバス５1、５2が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ７は、ＣＰＵユニット１1、１2外に設け
ている。勿論この共有メモリ７内にはＩ／Ｏアクセス情
報は含まれない。また同じタイプのＣＰＵユニット
１1 、１2 を使用してマルチＣＰＵシステムを構築する
ことにより、共有メモリ７を一つで済ませている。
【００１０】バス調停部８は、バス選択部９、ウェイト
コントローラ１０とから成り、これらのハードウェアを
ＣＰＵユニット１1、１2外部に設けている。そしてバス
調停部８は各ＣＰＵユニット１1、１2からローカルＩ／
Ｏバス５1、５2を通じてＩ／Ｏバス２をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルＩ／Ｏバス５1又は５2を
バス選択部９により選択し、競合時には後着のＣＰＵユ
ニットに対してウェイトコントローラ１０からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いＣＰＵユニッ
トに対してウェイトをかける。またバス調停部８はサン
プリングクロックCLKを入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ１０の
ウェイト幅設定、アクセス権を得たＣＰＵユニット１1
又は１2のＩ／Ｏバス２のアクセスのためのバスサイク
ル幅を得る。
コントローラ１０とから成り、これらのハードウェアを
ＣＰＵユニット１1、１2外部に設けている。そしてバス
調停部８は各ＣＰＵユニット１1、１2からローカルＩ／
Ｏバス５1、５2を通じてＩ／Ｏバス２をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルＩ／Ｏバス５1又は５2を
バス選択部９により選択し、競合時には後着のＣＰＵユ
ニットに対してウェイトコントローラ１０からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いＣＰＵユニッ
トに対してウェイトをかける。またバス調停部８はサン
プリングクロックCLKを入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ１０の
ウェイト幅設定、アクセス権を得たＣＰＵユニット１1
又は１2のＩ／Ｏバス２のアクセスのためのバスサイク
ル幅を得る。
【００１１】Ｉ／Ｏ分割・共有選択部６はＩ／Ｏユニッ
ト１１0 …に対するチップセレクト信号、クリア信号を
ＣＰＵユニット１1 、１2 で分割したり、共有する制御
を行なうものであり、その制御内容は各ＣＰＵユニット
１1 、１2 内のメモリに外部プログラム装置（図示せ
ず）にて設定された分割、共有データに基づく。
ト１１0 …に対するチップセレクト信号、クリア信号を
ＣＰＵユニット１1 、１2 で分割したり、共有する制御
を行なうものであり、その制御内容は各ＣＰＵユニット
１1 、１2 内のメモリに外部プログラム装置（図示せ
ず）にて設定された分割、共有データに基づく。
【００１２】さて上記のように構成されたシステムにお
いて、本発明ではデータ交換専用命令実行のタイミング
にのみ、データ交換を行えるようにしてプログラム作成
を容易にするとともに上記データ交換を行う場合の無駄
を少なくしたものである。
いて、本発明ではデータ交換専用命令実行のタイミング
にのみ、データ交換を行えるようにしてプログラム作成
を容易にするとともに上記データ交換を行う場合の無駄
を少なくしたものである。
【００１３】つまり、図２（ａ）に示す相手ＣＰＵユニ
ットの演算メモリへの書込み命令と図２（ｂ）に示す相
手ＣＰＵユニットの演算メモリよりの読み出し命令とを
用いてこれら命令を実行することによりデータ交換を行
うのである。ここで書込み命令は実行条件ａと、オペコ
ード（Ｆ）のＮｏと、転送元の演算メモリのアドレス指
定Ｓ１（自己ＣＰＵユニット対象）と、転送ワード数Ｓ
２と、転送先（相手ＣＰＵユニット対象）の演算メモリ
の指定アドレスＤとから構成される。
ットの演算メモリへの書込み命令と図２（ｂ）に示す相
手ＣＰＵユニットの演算メモリよりの読み出し命令とを
用いてこれら命令を実行することによりデータ交換を行
うのである。ここで書込み命令は実行条件ａと、オペコ
ード（Ｆ）のＮｏと、転送元の演算メモリのアドレス指
定Ｓ１（自己ＣＰＵユニット対象）と、転送ワード数Ｓ
２と、転送先（相手ＣＰＵユニット対象）の演算メモリ
の指定アドレスＤとから構成される。
【００１４】一方読み出し命令は実行条件ｂと、オペコ
ード（Ｆ）のＮｏと、転送元の演算メモリのアドレス指
定Ｓ１（相手ＣＰＵユニット対象）と、転送ワード数Ｓ
２と、転送先（自己ＣＰＵユニット対象）の演算メモリ
の指定アドレスＤとから構成される。
ード（Ｆ）のＮｏと、転送元の演算メモリのアドレス指
定Ｓ１（相手ＣＰＵユニット対象）と、転送ワード数Ｓ
２と、転送先（自己ＣＰＵユニット対象）の演算メモリ
の指定アドレスＤとから構成される。
【００１５】而してＣＰＵユニット１1からＣＰＵユニ
ット１2へデータを書き込む場合に当たっては、図３に
示すようにＣＰＵユニット１1の命令処理部は書き込み
命令の命令条件ａがオンとなっていることを判定する
と、自己の演算メモリ１３1 の指定アドレスＳ１からＳ
１＋Ｓ２−１までのアドレスのデータを共有メモリ７に
複写する。
ット１2へデータを書き込む場合に当たっては、図３に
示すようにＣＰＵユニット１1の命令処理部は書き込み
命令の命令条件ａがオンとなっていることを判定する
と、自己の演算メモリ１３1 の指定アドレスＳ１からＳ
１＋Ｓ２−１までのアドレスのデータを共有メモリ７に
複写する。
【００１６】そしてＣＰＵユニット１2 の演算メモリ１
３2 の転送先アドレスＤを共有メモリ７にセットし、こ
のセット後ＣＰＵユニット１1 のセット完了フラグＦＳ
1 を１にセットする。
３2 の転送先アドレスＤを共有メモリ７にセットし、こ
のセット後ＣＰＵユニット１1 のセット完了フラグＦＳ
1 を１にセットする。
【００１７】一方転送先のＣＰＵユニット１2 のデータ
交換処理部では図４に示すようにＣＰＵユニット１1 の
セット完了フラグＦＳ1 が１にセットされている場合に
共有メモリ７にセットされている転送先アドレスＤを取
り出し、共有メモリ７に複写されているＣＰＵユニット
１1 からの転送データを自己の演算メモリ１３2 のアド
レスＤからＤ＋Ｓ２−１間に複写し、この複写後ＣＰＵ
ユニット１1 のセット完了フラグＦＳ1 を０にセットす
る。
交換処理部では図４に示すようにＣＰＵユニット１1 の
セット完了フラグＦＳ1 が１にセットされている場合に
共有メモリ７にセットされている転送先アドレスＤを取
り出し、共有メモリ７に複写されているＣＰＵユニット
１1 からの転送データを自己の演算メモリ１３2 のアド
レスＤからＤ＋Ｓ２−１間に複写し、この複写後ＣＰＵ
ユニット１1 のセット完了フラグＦＳ1 を０にセットす
る。
【００１８】次にＣＰＵユニット１1 からＣＰＵユニッ
ト１2 のデータを読み出す場合に当たっては、図５に示
すようにＣＰＵユニット１1 の命令処理部は実行条件ｂ
がオンとなっていることを判定すると、転送元のＣＰＵ
ユニット１2 の演算メモリ１３2 のアドレスＳ１と、転
送するワード数Ｓ２を共有メモリ７にセットする。この
セット後読み出し要求フラグＦＲ1 を１にセットする。
以後この読み出しフラグＦＲ1 が０になるまでこの状態
を保持する。
ト１2 のデータを読み出す場合に当たっては、図５に示
すようにＣＰＵユニット１1 の命令処理部は実行条件ｂ
がオンとなっていることを判定すると、転送元のＣＰＵ
ユニット１2 の演算メモリ１３2 のアドレスＳ１と、転
送するワード数Ｓ２を共有メモリ７にセットする。この
セット後読み出し要求フラグＦＲ1 を１にセットする。
以後この読み出しフラグＦＲ1 が０になるまでこの状態
を保持する。
【００１９】一方ＣＰＵユニット１2 のデータ交換処理
部ではＣＰＵユニット１1 の読み出し要求フラグＦＲが
図６に示すように１となると、共有メモリ７にセットさ
れている転送元のＣＰＵユニット１2 の演算メモリ１３
2 のアドレスＳ１と、転送するワード数Ｓ２を取り出
し、この取り出したデータに基づいて演算メモリ１３2
のアドレスＳ１からＳ＋Ｓ２−１の間のデータを共有メ
モリ７に複写し、この複写後 ＣＰＵユニット１1 の読
み出し要求フラグＦＲ1 を０にセットする。
部ではＣＰＵユニット１1 の読み出し要求フラグＦＲが
図６に示すように１となると、共有メモリ７にセットさ
れている転送元のＣＰＵユニット１2 の演算メモリ１３
2 のアドレスＳ１と、転送するワード数Ｓ２を取り出
し、この取り出したデータに基づいて演算メモリ１３2
のアドレスＳ１からＳ＋Ｓ２−１の間のデータを共有メ
モリ７に複写し、この複写後 ＣＰＵユニット１1 の読
み出し要求フラグＦＲ1 を０にセットする。
【００２０】読み出し要求フラグＦＲ1 が０にセットさ
れると、ＣＰＵユニット１1 の命令処理部ではＣＰＵユ
ニット１2側より共有メモリ７に複写されたデータを自
己の演算メモリ１３1 の転送先アドレスＤからＳ２のワ
ード分複写する。このように本実施例では、データ交換
用専用命令によって、データ転送を行うので、常時デー
タ交換を行う必要がなく、スキャンタイムに与える影響
は少ない。
れると、ＣＰＵユニット１1 の命令処理部ではＣＰＵユ
ニット１2側より共有メモリ７に複写されたデータを自
己の演算メモリ１３1 の転送先アドレスＤからＳ２のワ
ード分複写する。このように本実施例では、データ交換
用専用命令によって、データ転送を行うので、常時デー
タ交換を行う必要がなく、スキャンタイムに与える影響
は少ない。
【００２１】上記説明はＣＰＵユニット１1での書込み
命令、読み出し命令の実行について説明したが、ＣＰＵ
ユニット１2 においても同じように命令実行ができるの
は言うまでもない。
命令、読み出し命令の実行について説明したが、ＣＰＵ
ユニット１2 においても同じように命令実行ができるの
は言うまでもない。
【００２２】
【発明の効果】請求項１記載の発明は、データ交換用専
用命令の実行タイミングで共有メモリ を意識することな
くデータ交換が行え、そのため常時データ交換を行う場
合に比べてスキャンタイムに影響を与えることがなく、
またデータ交換用専用命令の実行によってデータ交換が
行えるからプログラム作成が容易なマルチＣＰＵ構成の
プログラマブルコントローラを構築できるという効果が
ある。
用命令の実行タイミングで共有メモリ を意識することな
くデータ交換が行え、そのため常時データ交換を行う場
合に比べてスキャンタイムに影響を与えることがなく、
またデータ交換用専用命令の実行によってデータ交換が
行えるからプログラム作成が容易なマルチＣＰＵ構成の
プログラマブルコントローラを構築できるという効果が
ある。
【図１】本発明に用いるマルチＣＰＵシステムの構成図
である。トである。
である。トである。
【図２】 （ａ）は本発明の一実施例の書き込み命令の説明図であ
る。 （ｂ）は同上の読み出し命令の説明図である。
る。 （ｂ）は同上の読み出し命令の説明図である。
【図３】同上のデータ書き込み時のＣＰＵユニット１1
側の動作説明用フローチャートである。
側の動作説明用フローチャートである。
【図４】同上のデータ書き込み時のＣＰＵユニット１2
側の動作説明用フローチャートである。
側の動作説明用フローチャートである。
【図５】同上のデータ読み出し時のＣＰＵユニット１1
側の動作説明用フローチャートである。
側の動作説明用フローチャートである。
【図６】同上のデータ読み出し時のＣＰＵユニット１2
側の動作説明用フローチャートである。
側の動作説明用フローチャートである。
１1 ＣＰＵユニット １2 ＣＰＵユニット ２ バス ７ 共用メモリ
Claims (1)
- 【請求項１】二つのＣＰＵユニットを備えるとともにこ
れらＣＰＵユニットがＩ／Ｏバスをアクセスする際に使
用権を調停する手段を備えたマルチＣＰＵ構成のプログ
ラマブルコントローラにおけるデータ交換方式におい
て、両ＣＰＵユニットの演算データを交換するための共
有メモリを備え、夫々のＣＰＵユニットに設定された実
行条件、転送元の演算メモリのアドレス、転送ワード
数、転送先のＣＰＵユニットの演算メモリの指定アドレ
スとを夫々持つ書込み命令及び読み出し命令からなるデ
ータ交換用専用命令を用い、書込み命令の実行条件がオ
ンとなった一方のＣＰＵユニットで、自己の演算メモリ
の指定アドレスから転送ワード数のデータを共有メモリ
に複写した後、他方のＣＰＵユニットの転送先アドレス
を共有メモリに書き込んでセット完了フラグをセット
し、このセットによって他方のＣＰＵユニットで、共用
メモリに書き込まれた上記転送先アドレスを取り出し、
共有メモリに複写されている一方のＣＰＵユニットから
の転送データを自己の演算メモリの上記取り出した転送
先アドレスから複写した後、一方のＣＰＵユニットのセ
ット完了フラグをリセットする処理と、 読み出し命令の実行条件がオンとなった一方のＣＰＵユ
ニットで、転送元となる他方のＣＰＵユニットの演算メ
モリの指定アドレスと転送ワード数を共有メモリに複写
した後、読み出し要求フラグをセットする処理を行い、
他方のＣＰＵユニットで、一方のＣＰＵユニットの読み
出し要求フラグがセットされると、共用メモリに複写さ
れている自己の演算メモリの転送元アドレスと、転送す
るワード数を取り出し、この取り出した内容に基づいて
上記転送元アドレスから転送ワード数に対応するデータ
を共有メモリに複写した後、一方のＣＰＵユニットの読
み出し要求フラグをリセットする処理とにより 共有メモ
リを介してデータ交換を行うことを特徴とするマルチＣ
ＰＵ構成のプログラマブルコントローラにおけるデータ
交換方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01251492A JP3314948B2 (ja) | 1992-01-28 | 1992-01-28 | マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 |
| US07/913,690 US5432911A (en) | 1991-07-15 | 1992-07-14 | Controllers request access within one bus cycle causing hardware-wait to stall second controller when first controller is accessing and second controller is still requesting access |
| EP19920111983 EP0523627A3 (en) | 1991-07-15 | 1992-07-14 | Multi-cpu programmable controller |
| KR1019920012562A KR970001902B1 (ko) | 1991-07-15 | 1992-07-15 | 프로그램 가능한 제어기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01251492A JP3314948B2 (ja) | 1992-01-28 | 1992-01-28 | マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204866A JPH05204866A (ja) | 1993-08-13 |
| JP3314948B2 true JP3314948B2 (ja) | 2002-08-19 |
Family
ID=11807461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01251492A Expired - Fee Related JP3314948B2 (ja) | 1991-07-15 | 1992-01-28 | マルチｃｐｕ構成のプログラマブルコントローラにおけるデータ交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314948B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4567982B2 (ja) * | 2004-01-29 | 2010-10-27 | 株式会社キーエンス | 制御機器のリンク設定装置 |
-
1992
- 1992-01-28 JP JP01251492A patent/JP3314948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204866A (ja) | 1993-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |
|
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