JPH054710B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数個の例えばマイクロプロセツサ
（以下、単にCPUともいう。）で構成されるマル
チプロセツサシステムにおいて、複数個のCPU
間で共有されるメモリに対するアクセス管理方式
に関する。

〔従来の技術〕

例えば、マイクロプロセツサを用いたマイクロ
コンピユータシステムでは、複数個のプロセツサ
に処理を分散させる、いわゆるマルチプロセツサ
方式がシステムの処理能力を向上さる目的で採用
される。

かゝる場合に、CPU相互間の情報の伝達方法
としては、下記の３種がある。

個々の情報（信号）ごとに専用の信号線を設
け、デイジタル入出力として扱う方法。

伝送回路を設け、その通信機能による方法。

各CPU間で共通して読み書き可能な共有メ
モリを設け、CPU間で交換する情報の共有メ
モリへの書き込み、読み出しを行なうことによ
つて（共有メモリを介して）情報伝達を行なう
方法。

通常、交換される情報量が比較的大量で、かつ
CPU相互間のハードウエア上の結合が密に構成
できる場合は、上記の共有メモリを介する方式
がよく用いられる。

第４図に、２つのCPUが共有メモリを利用す
る場合の回路構成例を示す。ここで、CPU１お
よび２はそれぞれ個有のローカル・アドレス・コ
ントロール・バスＡ１およびＡ２とローカル・デ
ータ・バスＤ１およびＤ２を有している。共有メ
モリ５にはコモン・アドレス・コントロール・バ
スＡ３とコモン・データ・バスＤ３が接続されて
いる。CPU１および２は、それぞれゲート回路
３および４を介してコモン・アドレス・コントロ
ール・バスＡ３とコモン・データ・バスＤ３を介
して共有メモリ５へのアクセス（メモリへのデー
タの書き込み、読み出し）を行なう。調停回路８
は、コモン・バスＡ３，Ｄ３上でCPU１および
２が競合することを避けるために、ゲート回路３
および４を制御するためのイネーブル信号Ｅ３，
Ｅ４およびCPU１，２へのWait信号Ｗ１，Ｗ２
を発生する。アクセス監視回路６および７はロー
カル・アドレス・コントロール・バスＡ１，Ａ２
の情報からCPU１，２が共有メモリ５へアクセ
スしているか否かを判定し、アクセスしている場
合にはアクセス信号AC１またはAC２を出力（ア
クテイブに）する。

以下、その動作について説明する。

(1) CPU１のみが共有メモリ５にアクセスをす
る場合（第５Ａ図参照） CPU１はアクセスする共有メモリ５のア
ドレス情報を、ローカル・アドレス・コント
ロール・バスＡ１へ出力する。アクセス監視
回路６は、それを識別してアクセス信号AC
１を出力する。

調停回路８は、アクセス信号AC１により
CPU１が共有メモリ５へアクセスしている
ことを検知すると、イネーブル信号Ｅ３をア
クテイブにしてゲート回路３を開き、CPU
１のローカル・バスＡ１，Ｄ１と共有メモリ
５のコモン・バスＡ３，Ｄ３を連けいさせ
る。

この結果、CPU１はゲート回路３を介し
てコモン・アドレス・コントロール・バスＡ
３とコモン・データ・バスＤ３とを駆動して
共有メモリ５へのアクセスを行なう。

調停回路８はアクセス監視回路６のアクセ
ス信号AC１の変化から、CPU１の共有メモ
リ５へのアクセスが終了したことを検出する
と、イネーブル信号Ｅ３をアクテイブな状態
からアクテイブでない状態に、ゲート回路３
を閉じてローカル・バスＡ１およびＤ１とコ
モン・バスＡ３およびＤ３とを切り離す。

(2) CPU１が共有メモリ５へアクセス中にCPU
２がアクセスしようとした場合（第５Ｂ図参
照） このとき、CPU１は前項(1)の〜に従
つて共有メモリ５へアクセスしている。

CPU２はアクセスしようとする共有メモ
リ５の該当するアドレス情報をローカル・ア
ドレス・コントロール・バスＡ２へ出力す
る。アクセス監視回路７はそれを識別して、
アクセス信号AC２を出力（アクテイブに）
する。

調停回路８は、CPU１が共有メモリ５へ
のアクセス中に、CPU２が共有メモリ５へ
アクセスしようとしていることをアクセス信
号AC２により検知すると、ゲート回路３へ
のイネーブル信号Ｅ３はアクテイブに、ゲー
ト回路４へのイネーブル信号Ｅ４はアクテイ
ブでない状態に保つたままで、CPU２への
Wait信号Ｗ２をアクテイブにしてCPU２を
Wait（待機）状態にし、CPU１のアクセスが
終了するまでCPU２を待機させる。

(1)の項と同じ。

調停回路８は、ゲート回路４へのイネーブ
ル信号Ｅ４をアクテイブにしてゲート回路４
を開き、CPU２のローカル・バスＡ２およ
びＤ２と共有メモリ５のコモン・バスＡ３お
よびＤ３とを連けいさせる。

次に、調停回路８は、CPU２へのWait信
号Ｗ２をアクテイブな状態からアクテイブで
ない状態してCPU２をWait状態から解放し、
共有メモリ５へのアクセスを実行させる。

調停回路８はアクセス監視回路７のアクセ
ス信号AC２の変化から、CPU２の共有メモ
リ５へのアクセスが終了したことを検出する
と、イネーブル信号Ｅ４をアクテイブな状態
からアクテイブでない状態にし、ゲート回路
４を閉じてローカル・バスＡ２およびＤ２と
コモン・バスＡ３およびＤ３とを切り離す。

(3) CPU１および２が同時に共有メモリ５へア
クセスしようとした場合（第５Ｃ図参照） CPU１および２は、アクセスする共有メ
モリ５のアドレス情報をそれぞれのローカ
ル・アドレス・コントロール・バスＡ１およ
びＡ２へ出力する。

調停回路８はアクセス監視回路６および７
のアクセス信号AC１およびAC２から、
CPU１および２が共有メモリ５へ同時にア
クセスしようとしていることを検出すると、
予め決められた優先順位に従つて優先順位の
高い方のアクセスを許可し、他方をWait状
態にする。たとえば、CPU１の優先順位が
CPU２より高い場合、調停回路８は第５Ｃ
図に示すように、CPU１のゲート回路３へ
のイネーブル信号Ｅ３をアクテイブにして
CPU１が共有メモリ５へアクセスできるよ
うにし、他方CPU２に対してへゲート回路
４のイネーブル信号Ｅ４をアクテイブでない
状態に保つたまま、CPU２のWait信号をア
クテイブにしてCPU２をWait状態にし、
CPU１のアクセスが終了するまで待機させ
る。

以下は(2)の〜項と同じ。

〔発明が解決しようとする問題点〕

しかしながら、以上のような従来の共有メモリ
制御方式においては、共有メモリのひとつのアド
レスに書かれる情報の流れが常に単方向であつ
て、１回のメモリアクセスで読み、書きできるデ
ータである場合（例えば、第４図において特定の
アドレスに対しては常にCPU１が書き込み、
CPU２がそれを読み出す場合）は問題ないが、
以下のような場合に問題が生じてくる。すなわ
ち、 (a) データ（情報）が共有メモリの複数のアドレ
スから得られるデータにて構成される場合にお
いて、このようなデータに対する書き込み動作
と読み出し動作が同時に発生し、調停回路に管
理された結果第６図に示されるようなアクセス
が行なわれると、正しい読み出し結果（ABま
たはA′B′）とならず、同図ロの如く誤つたデ
ータ（AB′）となる。

(b) 複数のCPUが同一データに対して演算、書
き込み動作を行なう場合、一般にメモリ内のデ
ータに対する演算は、メモリからデータの読み
出し→CPU内での演算→演算結果のメモリへ
の書込みという３段階で実現される。従つて、
同一データに対する複数CPUの演算動作（１
を加算）が同時に発生し、調停回路によつて管
理された結果第７図に示されるようなアクセス
が行われると、最終的なデータは正しい結果
（この場合はｘ＋２）とならず、同図ハの如く
誤つたもの（ｘ＋１）となる。

したがつて、本発明は共有メモリへのアクセス
を管理する調停回路に簡単な回路を付加すること
によつて、共有メモリへアクセスすること以外の
特別な操作をすることなしに、同一CPUが連続
して共有メモリにアクセスできるような状態、す
なわち共有メモリの排他制御機能を付与すること
を目的とする。

〔問題点を解決するための手段〕

上記目的達成のため、本発明では、複数のプロ
セツサと、これらのプロセツサによつて共通にア
クセスされる１つの共有メモリと、各プロセツサ
に対応して設けられ対応するプロセツサからのア
ドレス信号を監視しこのアドレス信号に対応した
信号を出力するアクセス監視回路と、各プロセツ
サに対応して設けられ前記アクセス監視回路の出
力信号によりセツトされる双安定回路と、各双安
定回路からの出力にもとづいて前記共有メモリに
対するアクセス権を管理する共通の調停回路と、
を備え、各プロセツサが前記アドレス信号を出力
して前記共有メモリに対して連続的にアクセスす
る排他的アクセス権を獲得する共有メモリに対す
るアクセス管理方式において、 前記共有メモリのアドレスを二重に定義する互
いに素な第１アドレスと第２アドレスを設け、 各プロセツサは、第１アドレス信号を出力して
共有メモリに対する排他的アクセス権を要求し、
排他的アクセスの最終対象アドレスを第２アドレ
ス信号を出力して指定し、第２アドレス信号のみ
を出力して共有メモリに対して単一のアクセスを
行う単一アクセス権を要求するものであり、 各アクセス監視回路は、前記第１、第２アドレ
ス信号に対応して第１、第２の信号を出力するも
のであり、 各双安定回路は、第１信号によりセツトされ、
第２信号によりリセツトされるものであり、 各双安定回路の出力および前記アクセス監視回
路の出力する第２信号をゲートして前記調停回路
に出力するオアゲートを各プロセツサに対応して
設け、 前記調停回路は、各オアゲートの出力に基づい
て前記共有メモリに対するアクセス権を管理する
ものであることとした。セツサによつて共通にア
クセス 〔作用〕 共有メモリを互いに素な２通りのアドレス（単
一アクセスアドレス、排他アクセスアドレス）で
二重に定義し、排他アクセスアドレスによるアク
セスでセツトされ単一アクセスアドレスによるア
クセスでリセツトされる信号と、いずれか一方の
アドレスでアクセスされていることの論理和を用
いて共有メモリの調停回路に対するアクセス要求
信号とすることにより、共有メモリを排他アクセ
スアドレスでアクセスすると共有メモリの調停回
路に対する見かけ上のアクセス要求信号がセツト
され、以後は共有メモリを単一アクセスアドレス
でアクセスしてリセツトされるまでアクセス要求
信号がセツトされ続けるようにし、一旦獲得した
共有メモリのアクセス権を他のCPUに明け渡す
ことのないようにする。これにより、その間は排
他アクセスアドレスによつて任意に共有メモリを
アクセスすることができるので、共有メモリの排
他制御を容易に実現することができる。

〔発明の実施例〕

第１図に本発明の実施例を、第２図にそのタイ
ミングチヤートを、また第３図に共有メモリのア
クセス状態に関する状態遷移図にそれぞれ示す。
なお、第１図と同じものまたは同等のものには同
一の数字、記号を付して示している。

共有メモリ５は、CPU１または２からみてア
ドレス空間において共通部分を持たない互いに素
な２通りのアドレスでそれぞれ定義し（例えば、
4Kバイトのメモリの場合、16進表示で4000〜
4FFF番地と、8000〜8FFF番地でアクセスでき
るように定義する。）、以後、一方を単一アクセス
アドレス、他方を排他アクセスアドレスと称する
ものとする。アクセス監視回路６および７は、ロ
ーカル・アドレス・コントロール・バスＡ１およ
びＡ２のアドレス情報から、CPU１および２が
共有メモリ５へアクセスしようとしていることを
判別し、それが単一アクセスアドレスの場合は単
一アクセス信号AC３またはAC４を、また排他ア
クセスアドレスの場合は排他アクセス信号AC５
またはAC６をそれぞれ出力する。セツト／リセ
ツトフリツプフロツプFF１およびFF２は排他ア
クセス信号AC５またはAC６で排他モード信号Ｍ
１，Ｍ２をセツト（アクテイブに）し、単一アク
セス信号AC３またはAC４でリセツト（アクテイ
ブでない状態に）する。

こゝで、第１図の動作について第２図を参照し
て説明する。

(1) 共有メモリ５に対してCPU１およびCPU２
が相ついで連続アクセスする場合（メモリの排
他制御を必要とする場合） CPU１はアクセスする共有メモリ５の排
他アクセスアドレスをローカル・アドレス・
コントロール・バスＡ１へ出力する。

アクセス監視回路６はローカル・アドレ
ス・コントロール・バスＡ１上のアドレス情
報から、CPU１が共有メモリ５に排他アク
セスしていることを判別して、排他アクセス
信号AC５を出力する。これにより、セツ
ト／リセツトフリツプフロツプFF１は排他
モード信号Ｍ１をアクテイブにし、その結果
CPU１のアクセス信号AC１がアクテイブに
なる。

調停回路８はアクセス信号AC１により
CPU１が共有メモリ５へアクセスしている
ことを検知すると、Wait信号Ｗ１をアクテ
イブでない状態に保つたままでイネーブル信
号Ｅ１をアクテイブにする。

ゲート回路３のイネーブル信号Ｅ３は排他
アクセス信号AC５とイネーブル信号Ｅ１と
の論理積によりアクテイブとなり、ゲート回
路３が開いてCPU１のローカル・バスＡ１，
Ｄ１と共有メモリ５のコモン・バスＡ３，Ｄ
３を連けいさせる。

この結果、CPU１はゲート回路３を介し
てコモン・アドレス・コントロール・バスＡ
３とコモン・データ・バスＤ３を駆動して、
共有メモリ５へのアクセスを行なう。

CPU１の共有メモリ５へのアクセス終了
によりローカル・アドレス・コントロール・
バスＡ１が変化し、CPU１の排他アクセス
信号AC５はアクテイブでない状態になる。
このため、ゲート回路３のイネーブル信号Ｅ
３もまたアクテイブでない状態となり、ゲー
ト回路３を閉じる。

CPU１の排他アクセス信号AC５がアクテ
イブでない状態になつたのちも、セツト／リ
セツトフリツプフロツプFF１はその出力
（排他モード信号Ｍ１）をアクテイブな状態
に保ち続け、その結果CPU１のアクセス信
号AC１はアクテイブのままとなり、調停回
路８の出力（イネーブル信号Ｅ１）もアクテ
イブの状態を継続する。

CPU２は、アクセスする共有メモリ５の
排他アクセスアドレス情報をローカル・アド
レス・コントロール・バスＡ２へ出力する。

アクセス監視回路７はローカル・アドレ
ス・コントロール・バスＡ２上のアドレス情
報から、CPU２が共有メモリ５に排他アク
セスアしていることを判別して排他アクセス
信号AC６を出力する。これにより、セツ
ト／リセツトフリツプフロツプFF２は排他
モード信号Ｍ２をアクテイブにセツトし、
CPU２のアクセス信号AC２をアクテイブに
する。

調停回路はアクセス信号AC２により、
CPU２が共有メモリ５へアクセスしようと
していることを検知するが、アクセス信号
AC１によりCPU１の共有メモリ５へのアク
セスが見かけ上継続しているため、イネーブ
ル信号Ｅ２をアクテイブでない状態に保つた
ままでCPU２のWait信号Ｗ２をアクテイブ
にして、CPU１の共有メモリ５に対する連
続アクセスが終了するまでCPU２を待機さ
せる。

CPU１は共有メモリ５に対する連続アク
セスの最後のアクセスを行なうときに、アク
セスする共有メモリ５の単一アクセスアドレ
スをローカル・アドレス・コントロール・バ
スＡ１へ出力する。

アクセス監視回路６はローカル・アドレ
ス・コントロール・バスＡ１上のアドレス情
報から、CPU１が共有メモリ５へ単一アク
セスしていることを判別して、単一アクセス
信号AC３を出力（アクテイブに）する。こ
れにより、セツト／リセツトフリツプフロツ
プFF１の出力（排他モード信号Ｍ１）はア
クテイブでない状態にリセツトされるが、
CPU１のアクセス信号AC１は単一アクセス
信号AC３との論理和により、アクテイブな
状態に保たれる。

単一アクセス信号AC３とイネーブル信号
Ｅ１の論理積により、ゲート回路３のイネー
ブル信号Ｅ３がアクテイブとなり、ゲート回
路３が開いてCPU１のローカル・バスＡ１，
Ｄ１と共有メモリ５のコモン・バスＡ３，Ｄ
３を連けいさせる。

CPU１はゲート回路３を介して、コモ
ン・アドレス・コントロール・バスＡ３とコ
モン・データ・バスＤ３を駆動して、共有メ
モリ５へのアクセスを行なう。

CPU１の共有メモリ５へのアクセス終了
により、ローカル・アドレス・コントロー
ル・バスＡ１が変化する。アクセス監視回路
６は、これを判別して単一アクセス信号AC
３をアクテイブでない状態にするとともに、
それと排他モード信号Ｍ１との論理和出力で
あるアクセス信号AC１をアクテイブでない
状態にする。

調停回路はアクセス信号AC１の変化に
より、CPU１の共有メモリ５に対するアク
セスが終了したことを検知してイネーブル信
号Ｅ１，Ｅ３をアクテイブでない状態にし、
ゲート回路３を閉じてCPU１のローカル・
バスＡ１，Ｄ１と共有メモリ５のコモン・バ
スＡ３，Ｄ３とを切り離す。

次に、調停回路はイネーブル信号Ｅ２を
アクテイブにし、この結果イネーブル信号Ｅ
２と排他アクセス信号AC６の論理積（イネ
ーブル信号Ｅ４）はアクテイブとなり、ゲー
ト回路４が開いてCPU２のローカル・バス
Ａ２，Ｄ２と共有メモリ５のコモン・バスＡ
３，Ｄ３とを連けいさせる。

さらに、調停回路は、CPU２のWait信
号Ｗ２をアクテイブでない状態にしてCPU
２をWait状態から抜け出させ、共有メモリ
５へのアクセスを行なわせる。

以下、先の〜，〜で説明した
CPU１のアクセスと同様の動作により、
CPU２の共有メモリ５に対する連続アクセ
スを完了させる。

(2) メモリの排他制御を必要としない場合 本発明では、メモリの排他制御を必要としない
場合、共有メモリを単一アクセスアドレスでアク
セスすることによつて、従来方式と同等のアクセ
スが可能である。すなわち、 CPU１，２は、共有メモリ５を単一アク
セスアドレスでアクセスする。

アクセス監視回路６，７は、単一アクセス
信号AC３，AC４を出力し、その結果調停回
路８へのアクセス信号AC１，AC２がアクテ
イブとなる。

このとき、共有メモリ５が他のCPUによ
つてアクセスされていなければCPU１，２
のアクセスが受け付けられ、その結果CPU
１，２に対するWait信号Ｗ１，Ｗ２がアク
テイブでない状態に保たれたままで、イネー
ブル信号Ｅ１，Ｅ２がアクテイブになる。

イネーブル信号Ｅ３，Ｅ４は単一アクセス
信号AC３，AC４とイネーブル信号Ｅ１，Ｅ
２の論理積によつてアクテイブとなり、その
結果ゲート回路３，４が開いてCPU１，２
のローカル・バスＡ１およびＤ１，Ａ２およ
びＤ２と共有メモリ５のコモン・バスＡ３お
よびＤ３とを連けいさせる。

CPU１，２はゲート回路３，４を介して
コモン・アドレス・コントロール・バスＡ３
とコモン・データ・バスＤ３を駆動して共有
メモリ５へのアクセスを行なう。

CPU１，２の共有メモリ５へのアクセス
終了によりローカル・アドレス・コントロー
ル・バスＡ１，Ａ２が変化し、CPU１，２
の単一アクセス信号AC３，AC４はアクテイ
ブでない状態となる。これにより、ゲート回
路３，４のイネーブル信号Ｅ３，Ｅ４もまた
アクテイブでない状態になり、ゲート回路
３，４を閉じる。

この結果、CPU１，２の共有メモリ５に
対するアクセス信号は、セツト／リセツトフ
リツプフロツプFF１，FF２の出力信号Ｍ
１，Ｍ２も含めて全てアクテイブでない状態
となり、調停回路８は他のCPUから共有メ
モリ５へのアクセス要求があれば、直ちにそ
れを受け付ける。

以上の動作を別の角度から説明すると第３図の
遷移図の如くなるが、その詳しい説明は重複する
ことになるので省略する。なお、同図のT₁は共
有メモリをアクセスしていない状態、T₂は共有
メモリへの一時的なアクセス状態、T₃は共有メ
モリへの連続的なアクセス状態、T₄，T₅は共有
メモリ以外へのアクセス、T₆，T₇は単一アクセ
スアドレスによる共有メモリへのアクセス、T₈
は単一アクセスアドレスによる共有メモリへのア
クセスの終了、T₉，T₁₀は排他アクセスアドレス
による共有メモリへのアクセスをそれぞれ示して
いる。

〔発明の効果〕

本願発明によれば、あるCPUがアクセス中の
共有メモリに対して他のCPUがアクセスを要求
した場合でも、他のCPUの共有メモリの調停回
路に対するアクセス要求を保持し続けて、見掛け
上共有メモリへのアクセス要求を連続させ、一旦
獲得した共有メモリへのアクセス権は保持し続け
ることによつて、その間に他のCPUが共有メモ
リへアクセスすることを防ぐ、いわゆるメモリの
排他制御を簡単な回路により実現することができ
るのみならず、互いに素な第１、第２のアドレス
信号を使い分けるという、ソフトウエア上は通常
のメモリアクセスと何ら異なるところがなくプロ
セツサの処理負担増とはならない動作以外は、排
他制御のための特別な操作を一切必要とせずに、
連続アクセスできる共有メモリのアドレス数を可
変にでき、実質的にプログラムの処理速度の低下
（CPUの実行時間の増大）を生じない。

【図面の簡単な説明】

第１図は本発明の実施例を示す構成図、第２図
は第１図の動作を説明するためのタイミングチヤ
ート、第３図は本発明における共有メモリアクセ
スの状態遷移図、第４図はマルチプロセツサシス
テムの従来例を示す構成図、第５Ａ図は第４図に
おいて１つのCPUのみが共有メモリをアクセス
する場合の動作を説明するタイミングチヤート、
第５Ｂ図は第４図において１つのCPUが共有メ
モリをアクセスしているときに他のCPUがアク
セスしようとする場合の動作を説明するタイミン
グチヤート、第５Ｃ図は第４図において２つの
CPUが同時に共有メモリをアクセスした場合の
動作を説明するタイミングチヤート、第６図は第
４図においてデータが共有メモリの複数のアドレ
スから得られるデータにて構成される場合に２つ
のCPUのアクセスが競合したときの問題点を説
明するためのタイミングチヤート、第７図は同じ
く第４図において複数のCPUが同一データに対
して演算、書込動作を行なう場合に２つのCPU
のアクセスが競合したときの問題点を説明するた
めのタイミングチヤートである。 符号説明、１，２……CPU、３，４……ゲー
ト回路、５……共有メモリ、６，７……アクセス
監視回路、８……調停回路、Ａ１〜Ａ３……アド
レスバス、Ｄ１〜Ｄ３……データバス、FF１，
FF２……セツト／リセツトフリツプフロツプ、
OR１〜OR４……オアゲート、AN１，AN２…
…アンドゲート。

Claims (1)

1. 【特許請求の範囲】 １ 複数のプロセツサと、これらのプロセツサに
   よつて共通にアクセスされる１つの共有メモリ
   と、各プロセツサに対応して設けられ対応するプ
   ロセツサからのアドレス信号を監視しこのアドレ
   ス信号に対応した信号を出力するアクセス監視回
   路と、各プロセツサに対応して設けられ前記アク
   セス監視回路の出力信号によりセツトされる双安
   定回路と、各双安定回路からの出力にもとづいて
   前記共有メモリに対するアクセス権を管理する共
   通の調停回路と、を備え、各プロセツサが前記ア
   ドレス信号を出力して前記共有メモリに対して連
   続的にアクセスする排他的アクセス権を獲得する
   共有メモリに対するアクセス管理方式において、 前記共有メモリのアドレスを二重に定義する互
   いに素な第１アドレスと第２アドレスを設け、 各プロセツサは、第１アドレス信号を出力して
   共有メモリに対する排他的アクセス権を要求し、
   排他的アクセスの最終アクセス対象アドレスを第
   ２アドレス信号を出力して指定し、第２アドレス
   信号のみを出力して共有メモリに対して単一のア
   クセスを行う単一アクセス権を要求するものであ
   り、 各アクセス監視回路は、前記第１、第２アドレ
   ス信号に対応して第１、第２の信号を出力するも
   のであり、 各双安定回路は、第１信号によりセツトされ、
   第２信号によりリセツトされるものであり、 各双安定回路の出力および前記アクセス監視回
   路の出力する第２信号をゲートして前記調停回路
   に出力するオアゲートを各プロセツサに対応して
   設け、 前記調停回路は、各オアゲートの出力に基づい
   て前記共有メモリに対するアクセス権を管理する
   ものである、 ことを特徴とする共有メモリに対するアクセス管
   理方式。