JP2872259B2

JP2872259B2 - マルチプロセッサシステム

Info

Publication number: JP2872259B2
Application number: JP1063748A
Authority: JP
Inventors: 伸一朗山口; 正上脇; 雅彦斉藤; 小林　　芳樹; 宏明中西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-17
Filing date: 1989-03-17
Publication date: 1999-03-17
Anticipated expiration: 2014-03-17
Also published as: JPH02244252A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、１チツプ上に複数のプロセツサを集積した
１チツプマルチプロセツサに係り、特にメモリアクセス
を効率良く行うのに好適な方法、及びデータ信頼性の高
い１チツププロセツサを実現するのに好適な方法に関す
る。

〔従来の技術〕

計算機の性能を上げる手段としての一般的アプローチ
としては、単体のプロセツサ速度を上げるアプローチと
マルチプロセツサにより並列処理を行つて全体のスルー
プツトを上げるアプローチがある。前者はデバイス技術
の発展により目覚しい成果を上げて来たが、近年になつ
てデバイスの高速化が限界に近づきつつあり、従来程の
成果を期待できない状況になりつつある。一方後者は、
従来より有効性は認められつつも、プロセツサが高価で
ある事も手伝つて、汎用大型計算機の最上位機種等の限
られた分野にしか適用されなかつた。しかし、VLSI技術
に代表されるマイクロエレクトロニクスの発達でプロセ
ツサのコストが非常に安くなり、コスト的に見てもマル
チプロセツサが計算機の性能向上の有効な手段となつて
来た。更にVLSiからULSiへと集積度が高くなると１チツ
プ中に複数のプロセツサあるいは複数の演算器を組み込
んで、より高性能で低価格な計算機を実現できる事は、
当業者ならずとも容易に予測できる。

この様な考えに基づく公知例として、特開昭62-15206
4号，特開昭62-221062号がある。公知例に於ては、１チ
ツプマルチプロセツサに関する基本的アイデアが示され
ているが、プロセツサに於て、常に問題となるメモリア
クセスをいかに効率良く行うかについて考慮されていな
かつた。即ち、公知例では２つのプロセツサからのメモ
リアクセスが競合した時には、調停器が一方のプロセツ
サからのメモリアクセスをチツプ外に伝え、他方に対し
てプロセツサホールド信号を発するしかけになつてい
る。そして、一方のメモリアクセスが終了して後、ホー
ルド信号を落として、他方のメモリアクセスを開始す
る。この方法では、プロセツサの台数が増加して、メモ
リアクセスの競合が頻発すると、プロセツサホールド状
態が多くなり全体性能を落としてしまう可能性がある。

また、一方、高集積化が進むとLSi内の配線幅が細く
なり、経年変化で断線し易くなつたり、フリツプ・フロ
ツプの内容がα線等の外乱で反転し易くなつたりする。
その結果として、演算データに誤りが生じてしまい、デ
ータ信頼性が低下する。この問題に対して、大型計算機
ではデータにパリテイビツトを付加して、これをチエツ
クする事により早期にデータ誤りを検出する方法が取ら
れて来た。しかし、この方法は演算パスの遅延を招くた
め、プロセツサの高性能化の上では好ましくない。そこ
で、高集積化されたプロセツサでは別の方法でデータ誤
りの検出を行つて、データ信頼性を確保する必要があ
る。

〔発明が解決しようとする課題〕

本発明の目的は、１チツプマルチプロセツサに於て、
複数のプロセツサから同時に外部アクセスが発生した時
に、これを調停して１つのプロセツサだけのアクセスを
外部に出力する方法を提供する事にある。

また本発明の別の目的は、１チツプマルチプロセツサ
に於て、割込みについては各プロセツサが同時に対処で
きる方法を提供することにある。

また本発明の別の目的は、１チツプマルチプロセツサ
に於て、複数プロセツサからの外部アクセスをパイプラ
イン的に外部に出力し、その応答に対してどのプロセツ
サからのアクセスに対する応答かを知る事ができる方法
を提供する事にある。

また本発明の別の目的は、１チツプマルチプロセツサ
に於て、各プロセツサからの外部アクセスを比較し、一
致した場合のみチツプ外にアクセスを行つて、誤つたデ
ータによる外部アクセスが発生しない高信頼のプロセツ
サを提供する事にある。

また本発明の別の目的は、１チツプマルチプロセツサ
に於て、各プロセツサからの外部アクセスを比較し、不
一致の場合には、当該プロセツサの動作を停止して、誤
つた動作を続けない高信頼のプロセツサを提供する事に
ある。

〔課題を解決するための手段〕

上記目的は、ｎ個のプロセツサから外部アクセスに関
する信号（例えばアドレス／データ）を集めて選択する
n to 1のセレクタと、各プロセツサからの外部アクセス
要求を集めて、プロセツサの優先度に従つて１つの外部
要求だけを選択する調停手段を設けて、調停手段の結果
に従つてセレクタを制御して、チツプ外にアクセスする
時にプロセツサの識別番号を付加し、応答時に外部装置
からそのプロセツサ識別番号も一緒に返してもらつて、
アクセス元プロセツサを判定する事で達成される。

また別の目的は、プロセツサの外部アクセス要求に同
期して、外部アクセスに関する信号（例えば、アドレス
／データ）を比較するコンパレータ（比較器）を設け
て、該コンパレータの出力が正の時にのみ、外部アクセ
スに関する信号及び外部アクセス要求をチツプ外の入出
力ピンに出力するゲートを設ける事によつて達成され
る。

〔実施例〕

以下本発明の一実施例を図を用いて説明する。第１図
は、マルチプロセツサ計算機の全体構成図である。1aは
プロセツサエレメント（以下PEと略す）であり、１つ以
上のマイクロプロセツサより成る。2aはメモリ制御装置
（以下MCUと略す）であり、信号線9aを介してPE1aより
渡される論理アドレスの物理アドレスへのアドレス変換
等々を行う。3aは、メモリ装置（以下MSと略す）であ
り、上記プロセツサが実行する命令及びデータを格納し
ている。10aはMS3aに対するアドレスやデータを伝える
信号線である。

1b,1c,1dはPE1aと同一もしくは異なるタイプのプロセ
ツサエレメントである。2b,2c,2dはMCU2aと同一もしく
は異なるタイプのメモリ制御装置である。3b,3c,3dはMS
3aと同一もしくは異なるタイプのメモリ装置である。ま
た４も共有メモリ装置（以下GMと略す）である。

５は入出力装置（以下I/Oと略す）であり、一般に
は、デイスク装置，デイスプレイ，キーボード等が含ま
れるが、本発明には直接関係ないので、一括して示して
いる。６はI/O5からの割込信号12を信号線８を介して分
配する割込み分配装置（以下DISTと略す）である。７
は、MCUを介して各PE同志、あるいはGM4,I/O5,DIST6を
接続する通信バス（以下COMBUSと略す）である。本実施
例に於てCOMBUS7は、メモリアドレス線，データ線，制
御信号線より成るバスであるが、これを金属あるいは、
光フアイバを用いたネツトワークに置き換える事は可能
である。８は、各PEに対する個別の割込み信号線を一括
して示している。9a,10a,11aは、主としてアドレス，デ
ータ，制御線を含む信号線である。9b,9c,9dと10b,10c,
10dと11b,11c,11dは各々9a,10a,11aと同一もしくは同等
の機能を有する信号線である。

第２図は、PE1aの内部構造を示している。1aと1b,1c,
1dは同じ構造を持つている。200a,200b,200c,200dは、
マイクロプロセツサであり、メモリ3a等から命令を読み
出して、その命令を実行する。信号線220aは、プロセツ
サ200aの外部インターフエイス線であり、アドレス／デ
ータ線やその他の制御線を含んでおり、信号線230aは割
込レベルを持つた３ビツトの割込信号線である。これら
の信号線は、例えば米国モトローラ社のマイクロプロセ
ツサMC68020と同じ信号線と考えて良い。220b,220cと22
0dは、220aと同じであり、200b,200c,200dは、200aと同
じである。

210は、220a,220b,220c,220dを介して行われる外部ア
クセスの調停回路であり、１つのプロセツサからのアク
セスのみを信号線9aに出力すると共に、9aからの応答を
いずれかのプロセツサに分配する機能を有する。

第３図は、プロセツサ200aの汎用レジスタセツトの構
成を示している。汎用レジスタセツトは、32ビツト幅の
レジスタ16本より成るが、本発明の実施に於てレジスタ
のビツト幅やレジスタ本数は、本質的問題でない。第４
図はプロセツサ200aのプログラム・ステータス・ワード
（PSW）とプロセツサ識別レジスタの構成を示してい
る。310はシステムステータスワード（SSW）である。Ｓ
はプロセツサがシステム（スーパーバイザ、あるいは特
権とも呼ぶことがある）モードであるか、ユーザモード
であるかを示すビツトであり、１の時にシステムモード
であり、０の時にユーザモードである事を示す。L2,L1,
L0は、割込みマスクレベルを示すコードであり、全て０
の時に最低のマスクレベルを示し、全て１の時に最高位
のマスクレベルを示す。311は、命令実行した時の演算
ステータスを示すコンデイシヨンコードである。312
は、次に実行すべき命令のアドレスを示すプログラムカ
ウンタ（PC）である。313は、第１図に於けるPEの番号
を示すプロセツサ・エレメント識別番号を保持するレジ
スタ（PID）であり、のハードウエアで自動的に設定さ
れ、命令によつて書き換える事はできない。314は、PE
内のプロセツサを一意に決定する為のプロセツサ番号を
保持するレジスタPNUMであり、PE製造時に定まるもので
あり、命令によつて書き換えることはできない。

第５図は、第２図の外部アクセス調停回路210の内部
構成を示したものである。240は、各プロセツサ200a,20
0b,200c,200dからの外部アクセス要求224a,224b,224c,2
24dを調停する起動アービタであり、調停結果が信号線2
17より出力され、これに従つてあるプロセツサのアクセ
ス情報（アドレス／データ等）が、セレクタ250で選択
されて、信号線215より外部へ出力される。またこの
時、選択されたプロセツサの番号と要求信号が信号線21
6を介して出力される。

260は、外部アクセスに対する応答をアクセス元のプ
ロセツサに分配する応答分配回路である。外部からの応
答信号には、応答信号（DACK）212,バスエラー信号（BE
RR）213,2ビツトのアクセス元プロセツサ番号（SPNUM）
211が含まれており、SPNUM211に従つてDACK212とBERR21
3を各プロセツサへ信号線221a,221b,221c,221dを介して
伝える。270は、信号線214に介して送られる外部からの
リードデータを一時的に蓄えるバツフアであり、このリ
ードデータは、信号線222a,222b,222c,222dを介して、
すべてのプロセツサに伝えられる。つづいて、外部アク
セス調停回路の各部の詳細な説明を行う。

まず第６図に起動アービタ240の一構成例を示す。ア
ービタは、一般にラウンドロビン方式と呼ばれるもの
で、プロセツサの優先順位が順次変化するものである。
プロセツサ200aからの外部アクセス要求信号224aは、２
ビツトのプロセツサ番号2241aと要求信号2242aを含んで
おり、それぞれセレクタ242a,242b,242c,242dとプライ
オリテイエンコーダ241a,241b,241c,241dに入力され
る。他のプロセツサ200b,200c,200dからの外部アクセス
要求信号も同様である。ここで、セレクタ242a,242b,24
2c,242dは4 to 1の同種であり、プライオリテイ・エン
コーダ241a,241b,241c,241dも同種のものであり、その
動作は、第７図（Ａ）に示す通りである。

245は、4 to 1のセレクタである。246は優先度の最も
高いプロセツサを示すレジスタ（BR）であり、BRの値に
よつてプロセツサの優先順位は、第７図（Ｂ）の様に変
化する。BRは、いずれかのプロセツサが外部アクセスを
行う毎にインクリメントされて、優先順位が順次変化し
て行く。但し不可分なメモリアクセス、例えばTest and
Set命令でのリードとライトでは、初めのリードアクセ
ス発生後もBRはインクリメントされず、同じプロセツサ
が次のライトアクセスまで外部アクセス権を維持する。
243はORゲートであり、いずれかのプロセツサがアクセ
ス要求するとこれを信号線216を介して外部に伝えると
共に、BRを更新する。

次に起動アービタ240の動作例を説明する。BRの値が
２で、プロセツサ200bと200dが同時にアクセス要求を行
つた場合、セレクタ245は、BR246に従つてセレクタ242c
の出力を選択する。この時セレクタ242cは、プライオリ
テイ・エンコーダ241cの出力（この場合は３）に従つ
て、2241dを選択する。従つて信号線216は、外部にアク
セス要求を出すと共にプロセツサ番号３を出力する。ま
た、セレクタ250の選択信号217も３を出力して、プロセ
ツサ200dからのアドレス／データ等のアクセス情報が外
部に出力される。

起動アービタ240の他の実施例として、第８図に示す
様な固定優先方式による簡便な方法も考えられる。第８
図の場合プロセツサの優先順位は、200a,200b,200c,200
dの順で固定化されており、外部アクセスが頻繁に発生
する時には、200dにアクセス権がまわりにくいと言う問
題が発生するが、第６図のラウンドロビン方式に比べ
て、ハードウエアが少なくて済む利点がある。

第9a図に応答分配回路の内部構成を示す。

216は２ビツトのデコーダであり、262a,262b,262c,26
2dは出力イネーブル端子付きのバツフアゲートであり、
応答分配回路は、SPNUM211より応答を返すべきプロセツ
サの番号を得て、対応するバツフアを開いてDACK212とB
ERR213をプロセツサに伝える。この時リードアクセスで
あれば、信号線222a,222b,222c,222dを介して伝えられ
るリードデータが、プロセツサに取り込まれる。

外部アクセス調停回路210を用いたアクセスのタイム
チヤートを第9b図に示す。これは、BR246の値が最初０
である場合を示している。T1サイクルで、P0,P1,P3のプ
ロセツサから同時に外部アクセス要求（ここではリー
ド）が出されるが、起動アービタ240によつてP0のアク
セスが選択され、外部にアドレスADROが出力される。T2
サイクルでは、BR246の値が１になつており、再びP1とP
3の間で調停が行われ、P1のアクセスが選択され、アド
レスADR1が外部に出力される。

次にメモリ制御装置2aの実施例を示す。ここでは2aに
ついて述べるが他のメモリ制御装置2b,2c,2dについても
同様な構成で実現できる。

第10図は、MCU2aの内部構成とその周辺部を示したも
のである。400は、PEからの論理アドレスを物理アドレ
スに変換するアドレス変換装置であり、モトローラ社の
MC68851と同等の機能を有する。450は、キヤツシユメモ
リ及びその制御回路より成るストア・スルー方式のキヤ
ツシユメモリ装置である。従つて、PE1aからのメモリア
クセスがライトの時には、キヤツシユメモリのヒツト／
ミスヒツトにかかわらず、MS-BUS490を介してメモリ装
置への書き込みが行われる。460は、MS-BUS490の監視回
路であり、キヤツシユメモリ装置450以外のものが、MS-
BUS490上にライトアクセスが行われた時に、その書き込
みアドレスが、キヤツシユメモリにヒツトしているか否
かを検出する。そして、ヒツト時にはキヤツシユメモリ
装置450に対して、信号線465を介して、当該キヤツシユ
メモリのエントリを無効にする要求を伝える。

MS-BUS490は、キヤツシユメモリ装置450,メモリ装置3
a,バスインターフエイス装置530をバスマスタとして持
ち、そのアドレス空間は、他のMS-BUSも同一であり、第
11図の様に割り付けられる。第11図に於て、Common Reg
ionはすべてのメモリ装置で同一データを重複して持つ
領域であり、Shared Regionは、共有空間を各メモリ装
置が分担して持つ領域であり、Shared Regionのデータ
は、いずれかのメモリ装置にしかない。Global Region
は共有メモリ装置GM4にデータが格納される領域であ
り、Register Regionは、メモリ空間上にマツピングさ
れたハードウエアレジスタ等の領域である。

Local Regionは、各メモリ装置が個別のデータを持つ
領域である。各Regionは、第11図に示す様にアドレスで
あらかじめ切り分けられており、アドレスの上位４ビツ
トをデコードする事によりRegionの検出を行う。

500は、領域判定回路であり、MS-BUS490上のアクセス
が、Common RegionあるいはShcred Region0あるいはLoc
al Regionの場合のみ、メモリ装置3aにアクセスを伝え
る。

510も領域判定回路であり、MS-BUS490上のアクセス
が、Shared Region 1,2,3あるいはGlobal Regionあるい
はCommon Regionへのライトである場合のみ、Bus-Inf53
0を介してアクセスをCommunication-Bus7に伝える。ま
た、Communication-Bus上のアクセスが、Common Region
へのライトあるいは、Shared Region 0への場合あるい
は、Shared Region 1,2,3への無効化の場合のみ、MS-Bu
sにアクセスを伝える。

550は、他PEがShared Region 0よりデータを読み出し
て、該データが他のキヤツシユメモリに格納されたか否
かを監視する移出モニタであり、570は、移出したデー
タのアドレスを格納するメモリである。570は、キヤツ
シユメモリのブロツク毎に１ビツトの移出ビツトを設け
れば良いので、Shared Region 0が64メガバイドの容量
を持ち、キヤツシユメモリのブロツクサイズが16バイト
の時には、４メガビツトのメモリを用いれば良い。第12
図に550と570の動作を示し、第13図にメモリ制御装置2a
の全体の動作を示す。

第13図に於てAccess Sourceは、2aに対するアクセス
が、PE0からかあるいはCommunication-Busを介した他PE
からかを示している。Access Regionは、前記アクセス
の対象領域がどこかを示しており、Inner Sharedは、Sh
ared Region 0であり、Outer SharedはShared Region
1,2,3を意味する。Cache hitは、前記アクセスの対象デ
ータがキヤツシユメモリに存在しているか否かを示して
いる。Migrationは、前記アクセスの対象データの属す
るブロツクの移出ビツトがオンかオフかを示している。
Memory Accessは、前記アクセスによつてメモリ装置3a
のどの領域に対して、どの様な（リード／ライト）アク
セスに発生させるかを示している。Cache Accessは、前
記アクセスによつてキヤツシユメモリに対して、どの様
な（リード／ライト／無効化）アクセスを発生させるか
を示している。Com.Accessは、前記アクセスによつてCo
mmunication-Bus7にどの様なアクセスを発生させるかを
示している。

次に割込み分配装置DIST6について説明する。第14図
（Ａ）にDIST6の構成を示す。7101a,7011a,7013dは、プ
ロセツサの割込み許可状態を示すステータスレジスタで
あり、メモリ空間の内でRegister Regionに割付けられ
その構成は（Ｂ）の通りである。ｉはプロセツサが実行
可能なプロセツサが発生するのを待つているアイドル状
態か否かを示すビツトであり、１の時にアイドル状態を
示す。L2,L1,L0は、割込みマスクレベルであり、第４図
の310内のL2,L1,L0と同一となる様にオペレーテイング
システムが制御する。

800は、信号線12から入力される３ビツトのレベル付
き割込み（000が割込み無しで、111が最上位レベルの割
込みである）7010a〜7013dに格納されているプロセツサ
のステータスから割り込みを入れるべきプロセツサを決
定する分配器である。第15図に分配器800の構成を示
す。8100,8115は各プロセツサの割込マスクレベルとI/O
からの割込レベルを比較するもので、（入力Ａ）≦（入
力Ｂ）の時に出力Ｃがオンする（１とする）。8700,870
1,8715は出力イネーブル付きの２ビツトバツフアであ
り、例えばイネーブル信号860がオンすると割込レベルE
INT（２−０）が、INT（２−０）に出力され当該プロセ
ツサに伝えられる。

本実施例では、割込み優先度の最も高いプロセツサ
は、アイドル状態でプロセツサ識別番号が最も小さいプ
ロセツサエレメントの中でプロセツサ番号の最も小さい
プロセツサである。またアイドル状態のプロセツサが無
い時には、割込みマスクPSTi（２−０）が割込みレベル
EINT（２−０）よりも小さく、プロセツサ識別番号が最
も小さいプロセツサエレメントの中でプロセツサ番号の
最も小さいプロセツサである。

次に他の実施例を示す。第16図はプロセツサエレメン
トの他の構成を示しており、900はプロセツサ200aと200
bの外部アクセス情報220aと220bを比較する比較手段で
ある。910は、比較結果が不一致の時にオンとなるエラ
ー信号線である。プロセツサ200a,200bはエラー信号910
がオンになると停止状態に遷移して、以後の外部アクセ
スは行わない。第17図は比較手段の詳細を示している。
901は比較器であり、220a,220bに含まれるアドレス／デ
ータがすべて一致した時に903がオンする。902は、出力
イネーブル付きのバツフアである。

プロセツサ200c,200bは図示してない手段により、初
期化され全く同じ状態から命令の実行を開始する。この
時プロセツサ200aがマスタであり、メモリリードの場合
には200aがアクセスしたデータがプロセツサ200bに供給
される。また割込みは200a,200bに同時に与えられる。

本実施例で、外部アクセス情報に不一致が生じた時の
動作は以下の通りである。

プロセツサ200aがメモリライトを行う時には、メモリ
アクセス要求224aをオンすると共に外部アクセス情報22
3aにアドレス／データ等を送出する。この時比較器901
は、223aと223bが完全に一致しているかをチエツクし
て、不一致の時には903をオフする。これによつてメモ
リアクセス要求216がオフして、誤つた外部アクセス情
報223aは外部へ送出されない。

更にエラー信号910がオンして、不一致の発生を外部
に伝えると共にプロセツサ200aと200bを停止状態に遷移
させる。

〔発明の効果〕

また各プロセツサの外部アクセスに対して、プロセツ
サ番号を付加する事により、外部からの応答がどのプロ
セツサに対するものか分るので、外部アクセスが完了す
るまで、アドレス／データ等のアクセス情報を保持する
必要がないので、外部アクセスのスループツトが上がる
効果がある。

また、本発明によれば、チツプ内部でデータにビツト
反転等の誤りが生じても、誤つたデータが外部に出力さ
れる事がないので、データ信頼性の高いプロセツサが実
現できる。

【図面の簡単な説明】

第１図は１チツプマルチプロセツサを用いたマルチプロ
セツサシステムの全体構成図、第２図は１チツプ内の構
成図、第３図は各プロセツサの汎用レジスタ、第４図は
各プロセツサのPSW及びプロセツサ識別レジスタの構成
図、第５図は外部アクセス調停回路の構成図、第６図は
起動アービタの構成図、第７図は起動アービタの動作を
示す図、第８図は起動アービタの他の構成図、第9a図は
応答分配回路の構成図、第9b図はプロセツサエレメント
の外部バスサイクルの例、第10図はメモリ制御装置の構
成図、第11図は物理アドレス空間の割り付け図、第12図
は移出モニタの動作を示す図、第13図はメモリ制御装置
の動作を示す図、第14図は割込分配回路の構成図、第15
図は割込分配合器の詳細図、第16図はプロセツサエレメ
ントの構成を示す図、第17図は比較手段の詳細を示す図
である。 1a……プロセツサエレメント、2a……メモリ制御装置、
3a……分散共有メモリ、４……共有メモリ、５……周辺
装置群、６……割込分配装置、８……割込ライン、12…
…割込ライン、200a……プロセツサ、210……外部アク
セス調停回路、216……外部へのアクセス要求信号、215
……外部へのアクセス情報（メモリアドレス、データ
等）、241a……プライオリテイ・エンコーダ、400……
アドレス変換装置、550……移出モニタ、570……移出デ
ータを保持するメモリ、510……領域判定回路、7010a…
…メモリ空間上のプロセツサステータスレジスタ、8100
……大小比較器。

フロントページの続き (72)発明者小林芳樹茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者中西宏明茨城県日立市大みか町５丁目２番１号株式会社日立製作所大みか工場内 (56)参考文献特開昭61−18055（ＪＰ，Ａ) 特開昭58−58672（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/16

Claims

(57)【特許請求の範囲】

【請求項１】命令を格納するメモリより命令を読み出し
て、該命令を実行する複数のプロセッサと、前記各プロ
セッサと接続されるメモリアクセス調停手段とを有する
マルチプロセッサシステムであって、前記メモリアクセス調停手段は、前記各プロセッサから
のメモリアクセス要求信号から唯一のプロセッサからの
要求のみを受理する起動アービタと、該起動アービタの
出力に従って、各プロセッサからのメモリアクセス情報
の中から該起動アービタで指定されたものを選択して出
力するセレクタとを有し、前記各プロセッサには一意に
定まるプロセッサ番号が与えられており、前記各プロセ
ッサから送出されるメモリアクセス情報には該プロセッ
サでのプロセッサ番号が含まれており、前記メモリアク
セス調停手段から出力されるメモリアクセス情報にも該
プロセッサ番号の情報が含まれることを特徴とするマル
チプロセッサシステム。
【請求項２】前記メモリアクセス調停手段は、メモリア
クセス情報を出力した後、該メモリアクセスに対する応
答を待たずに次の調停を行うことを特徴とする請求項１
記載のマルチプロセッサシステム。
【請求項３】複数の前記プロセッサと、前記メモリアク
セス調停手段が１チップ上に集積されていることを特徴
とする請求項１記載のマルチプロセッサシステム。
【請求項４】命令を格納するメモリより命令を読み出し
て、該命令を実行する複数のプロセッサが１チップ上に
集積されたマルチプロセッサシステムにおいて、前記各プロセッサはメモリアクセスを行う時に該各プロ
セッサに一意に定められているプロセッサ番号をメモリ
アクセス情報に付加すると共に、１チップマルチプロセ
ッサから該メモリへのメモリアクセス時にも該プロセッ
サ番号を前記メモリアクセス情報に付加することを特徴
とするマルチプロセッサシステム。
【請求項５】命令を格納するメモリより命令を読み出し
て、該命令を実行する複数のプロセッサと、前記各プロ
セッサと接続されるアクセス調停手段と、前記各プロセ
ッサと接続される比較器とを有するマルチプロセッサシ
ステムであって、前記各プロセッサには一意に定まるプロセッサ番号が与
えられ、前記各プロセッサはプロセッサ番号を含むアク
セス情報を出力し、前記メモリアクセス調停手段は、前記各プロセッサから
のアクセス情報から唯一のプロセッサからの要求のみを
受理する起動アービタと、該起動アービタの出力に従っ
て、各プロセッサからのアクセス情報の中から該起動ア
ービタで指定されたアクセス情報を選択して出力するセ
レクタとを有し、前記比較器は、前記各プロセッサからのアクセス情報を
比較し、前記アクセス情報が一致した時のみ、アクセス
情報を出力することを特徴とするマルチプロセッサシス
テム。
【請求項６】複数の前記プロセッサ、前記アクセス調停
手段、前記比較器が１チップ上に集積されていることを
特徴とする請求項５記載のマルチプロセッサシステム。