JPS6014377A - 画像処理用メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、画像処理装置、特にＣＴ装置に好適な画像処
理用メモリ制御回路に関する。

ＣＴ装置は、Ｘ線を被検体に照射して被検体全透過して
くる透過Ｘ線の検出を行う検出系と、この検出系からの
検出量を取込み画像再構成演算を行う演算系とよジ成る
。演算系は、数多くのデータを格納するメモリ及び演算
部とを持つ。このメ２　頁 モリば、検出量を一時的に格納する入力メモリ、該入力
メモリのデータにぼけ処理等を行って一時的に格納する
中間処理用メモリ、該中間処理用メモリのデータを演算
して再構成データを得た場合に格納する再構成データ格
納用メモリ、該再構成データ格納用メモリのデータを読
取す、ＣＲＴ簡１面対応に格納するイメージメモリ等よ
り成る。これらのメモリは、互いに共用する場合もあり
、又はそれぞれ独立のメモリより成る場合もある。

かかるメモリは、大容量なるが故に、装置規模の増大を
招き、価額の上昇をも生む。更には、低価額でこめメモ
リを実現しようとすると、再書込み動作（リフレッシュ
動作）全定期的に行うダイナミックメモリを使わざるを
曲ず、この結果、リフレッシュ動作の占める時間が多く
なり、実質的にメモリサイクルタイムの増大を招いてい
た。す７Ｖ’）シュ動作を行う必要のないスタテックメ
モリを使えばメモリサイクルタイムはそのメモリ本来の
メモリサイクルタイムと一致することになり、動作時間
の増大はないが、スタテックメモリは累３ｔ５ 子点数が多く、前述の如く価額の増大を生む。

本発明の目的は、低速なメモリでも実質的に高速化を可
能としたメモリ制御回路を提供する点にある。

本発明の”周旨は、メモリをインターリーブ構成とし、
目、つ一時的に本来のインターリーブ動作が中断しても
中断解除後、その中断中の要求全順序ｊｙｌりに可能と
せしめた点にある。

以下、図面てより本発明を詳述する。

第１図は、本発明の画像処理装置の実施例を示す図であ
る。この画像処理装置は、メモリュニッ）　１００　、
　演ＴＩ’−ニラ）　２００　、システムパス３００よ
り成る。

メモリユニット１．００Ｕ、インターリーブ構成のメモ
リ１．シーケンサ２．デコーダ３．ゲート４゜５．６，
７．内部データバス１７より成る。

メモリ１ば、４つのメモリブロック８，９．１０゜１１
より成ろ。メモリ１がｍＸｎ個のアドレスを持ち、アド
レスの順位をラスク走査形式に一致させ、最上位桁の開
始アドレス全アドレス０とｊ６と、以下、右側に、アト
１／ヌ１．　、２　、３　、・・・２ｍ−】とさせろ。

従って、第２行目のアドレス幻′、了ドレスｍ、ｍ＋１
．・・・、２ｍ−１となる。　第３行月辺下も同様にア
ドレス化させろ。

コノアドレス化全４つのメモリブロック８，９゜１０、
ＩＩで実現するＶ：、汀、 第　１　表 の如くアドレス化する□ 従って、ラスク走査方式にデータを読出すには・ブロッ
ク８（アトー／ス０）→ブロック９（アｌ−’レス１）
→フロック１ｏ（アドレス２）→７９　ｏツク１１（ア
ドレス３）＋ブロック８（アドレス４）→・・・の如く
、ブロックアクセスをすることが必要となる。このｈ′
ε出しの他に、書込みを行う場合も、う５　イ〔 スタ走査方式に従って書込む場合には、第１表と同様な
ラスク走査となる。

史に、ラスク走査でも、第１行目から行うのではなく一
般的には任意の行全指定して行われる場合もある。この
場合には、当然に該指定の行を開始行とする。

更に、走査のやり方によっては、列方向に走査すること
もある。この場合には、列の指定を行い、列方向へのア
ドレス指定となる。

更に、走査手順も、アドレスＯ→１−２．３の如く連続
アドレス形式の他に、アドレスＯ→２→３−１の如く不
連続アドレス形式もある。また、両者の組合せもありう
る。

以上の各メモリブロック８　、９　、１０　、１１への
アクセスアドレスＡＤＲｆｄ、システムパス３００より
与える。このシステムパス３００／＼のアドレスＡＤＲ
の提供は、演算ユニット２０ｏの内部シーケンサ加より
与える。このシステムパス３００からのアドレスＡＤＲ
の上位２ビットはブロックの選択を行い、３ピツ）　Ｄ
Ｊ降が各ブロック内のアドレスの特定を行　ｒｉ ５゜ブロックの選択は、アドレスＡＤＲの上位２ビツト
を入力どし、ブロック選択信号全発生するデコーダ３が
行う。

各メモリブロック８，９，１０，１１ば、アト１／スＡ
ＤＲによるアクセスの結果、自己のデータ読出しを行え
ばこの読出しデータをラッチ部８０　、８１　、８２゜
８３にラッチさせる。このラッチと相前後して、自己の
メモリブロックがデータ出力準備完了となったことを示
す出力準備完了信号Ａを発生する０この出力準備完了信
号Ａば、メモリブロック８ではＡＯ＋メモリブロック９
てはＡＩ＋メモリブロック１０でｉ’ｊ：　Ａ　２１メ
モリブロツク１１ではＡ３となる。

演算ユニット２００によるアドレスＡＤＲの出力は、次
々に１個毎に行われろ。従って、メモリ１へのアクセス
アドレスも１個毎となり、出力準備完了信号Ａも、Ａｏ
＋　ＡＩ　；　Ａ２　＋　Ａ３がそれぞれ１個毎に出る
。その発生順序は、演算ユニット２００による発生アド
レスＡＤＲの発生順序による。

シーケンサ２は、演算ユニット２００からの入力ラッチ
信号Ｂとメモリ１からの出力準備完了信号７　−１ Ａと全取込み、状態遷移の決定を行う。この状態遷移と
け、続出し要求に対して待ちが発生しない場合にはその
続出し凹求の順序に従って出力データ続出し許可信号Ｃ
を発生すること、読出し要求に対して待ちが発生（７た
場合にはその待ち行列を作成すること、その待ち原因が
なくなった場合ににその待ち行列全さかのぼりながら待
ち行列のサービス（消化）を行うべく出力データ読出し
許可信号Ｃを発生すること、を意味する。

出力データ読出し許可信号Ｃば、各ゲート４゜５．６．
７対応に発生する。ラッチ回路８０のラッチデータを読
出す時には許可信号Ｃｏｎラッチ回路８１のラッチデー
タを読出す時には許可信号Ｃ＋＋ラッチ回路８２のラッ
チデータを読出す時には許可信号Ｃ２，ラッチ回路８３
のラッチデータを読出す時には許可信号Ｃ３を出力する
。

シーケンサ２による状態遷移の説明図を第５図に示す。

これらは、後述の該当する個所で必要な説明全行う。

許可信号ｃｏ−０３は同時に発生することはなく、必ず
１個毎に出力となる。　従って、ダート４〜７の開も１
個句となり、内部データバス１７」二に乗るデータＤＡ
ＴＡも１つのラッチ回路の１つのデータとなる。

ラッチ回路８０〜８３のそれぞＪｌ、は、１個のデータ
全ラッチし格納できる形式のレジスタより成る。

演算ユニツｌ−２００は、レジスタ群２］　、　Ｓ　筒
部２２　。

レジスタ２３　、内部シーケンサ′２１）より成る。内
部シーケンサゴ）は演算ユニッＩ−２００内の動作及び
演算のシーケンスの決定を行う。この演算のシーケンス
とは、画像処理のためのラスク走査内容の決定を含む。

このシーケンサ２］は制御用ＣＰＵより成る。

レジスタ群２Ｊは、一種のバッファレジスタ（バッファ
メモリ）であり１システムバス３００からのデータＤＡ
ＴＡを取込むこと（このデータＤＡＴＡはメモリユニッ
ト１００からの読出しデータが主である）の機能を持つ
。史に、演算ユニット２００は出力ＤＡＴＡ　ｋシステ
ムパス３００に送出する機能を持つ。この出方データは
演算結果やメモリに格納全必要とプ°る誓込みデータで
ある。

９、、−ｊＴ 演算部２２ば、レジスタ群２１のデータを取込み必要な
演算を行う。レジスタｚ３は演算部２２の演算結果を取
込みラッチする。このレジスタ２３の結果がどう利用さ
れるかは、画像処理の内容によって種々ありうる。

レジスタ群２１でのシステムバス３００からのデータＤ
ＡＴＡの取込みは、内部シーケンサ加の入力ラッチ信号
によってなす。この人力ラッチ信号は、メモリュニツｌ
−１００からみた場合、内部データバス１７を介して送
出したデータＤＡＴＡが演算ユニット２００尾取込まれ
たこと全意味する。従って、この人力ラッチ信号は、シ
ーケンサ２への現在の状態の終了したことの報告信号と
なジ、入力Ｂとして提供される。

更に、メモリュニツ）　１００へのアクセスアドレスＡ
ＤＲは内部シーケンサ２０が出力する。このアクセスア
ドレスＡＤＲは、内部シーケンサかの要求に従って発生
する。メモリユニット１０（ｌは、インターリーブ構成
としているが故に、このインターリーブ構成に対するメ
モリアクセスとしてアドレ１０「ｔ スＡＤＲは発生する。例えば、ＡＤＲ：　０→１→２→
３，４→５→６→７．］０→８→９→１１．・・曲の如
く、画像処理の内容によって、ある時はう）１４続的に
アドレスＡＤＲが指定（インクリメント指定）となり、
他のある時は不連続なアドレスＡＤＲが指定となる。

待ち行列の発生原因は、ダイナミックメモリユニットで
あればリフレッシュＲＥＦ動作が途中に入った場合が代
表的である。スタテックメモリユニットであればアクセ
ス途中で一過性の障害が発生した場合や演算ユニツ）　
２００内体が過負荷となっている如き場合等がある。主
として、インターリーブ動作に対して割込みの形式をも
って待ちの発生をみる。

第２図は、シーケンサ２の実施例を示す。このシーケン
サ２はコントロール回路１２．コンビネーショナル論理
回路１３．ステートレジスタ１４．出力レジスタ１５．
デコーダ１６より成る。このシーケンサ２は・順序論理
回路の機能全果し、コンビネーショナル論理回路１３と
ステートレジスタ１４と出ヵ１ｊ、ｕｉ レジスタ］５どでミーリーマシーン順序回路を形成して
いる。

コントロール回路１２ハ、メモリブロック８〜９の出力
準備完了信号Ａ（Ａｏ−Ａ３）及びラッチ信号Ｂ、！：
’！ｆ取込みクロック信号ＣＩ、ＯＣＫ　、及び状態決
定用信号ＡＡｆｆｉ出力する。コントロール回路１２の
実施例は第３図に示す。状態決定用信号ＡＡは、ＡＡＯ
ＩＡＡ、、ＡＡ２より成る。

コンビネーショナル論理回路１３は、組合せ論理回路で
あり、基本的にアンドダート、オアデート。

インバータの組合せより成る。ステートレジスタ１４ハ
、状態レジスタであり、現在の状態を一時記憶する。更
に１Ｎは次状態開示信号、Ｐは現状態開示信号、Ｆは現
状態開示信号Ｐと入力ＡＡとの絹合せより決定される次
の出力を示す。出力レジスタ１５ば、出力Ｆの一時格納
を行う。コントロール回路１２からの出力クロックＣＬ
ＯＣＫＵ、ステートレ・ソスタ１４、出力レジスタ］５
のラッチ用クロックとなる。後述する第５図との対比で
みれは、ＮはＣＤＮ、Ｐは前回のＣＤＮ　、　ＦはＯＰ
を示す。動作は第５図の説明で明らかとなる。

デコーダ１６は、出力レジスタ１５に格納した次状態開
示出力信号Ｆを取込み出方データ続出し許可信号Ｃ（ｃ
ｏ＋　ＣＩ　＋　Ｃ２１ｃ３）　’；Ｋ”　テコート出
力スル。

コントロール回路】２の実施例を第３図ｆ示す。

コントロール回路１２ば、オアｒ−１・３（１、３１、
３３、インバータ３２．ナンｌ’ゲート３４　、３５、
オアヶ９−ト３６、遅延回路３７　、３８より成る。コ
ントロール回路１２の出力ＡＡ　（ＡＡｏ　、　ＡＡ＋
　、　ＡＡ２　）及びクロックＣＬＯＣＫの論理ＣσＪ
ソ下となる。

ここで、ｒ）ＥＬＡＹとに、遅延回路３７　、３８の遅
延時間後の反転出力を示す。

第４図に、この入力Ａｏ＃Ａ３０反転論理Ａｏ−τ３と
Ｂとの入出力論理を示す。

第５図は、メモリブロック分けが３ブロツクである場合
の状態遷移図を示す。第１図は４プロツ１３　頁 り分けであ２）故、メモリブロック１１が存在しない場
合が該当する。第５図で、ＣＤは、各状態全示し、この
状態りの内部に記載した数字部分ＣＤＮは状態番号：え
示し、更に数字部分ＣＤＨのサフィックスに表示した数
字ＯＰはメモリブロック番号を示す。従って、上段から
数えて３段目で左側の状態ＣＤは、状態番号ＣＤＮ＝４
、メモリブロック０Ｐ＝１を示す。このメモリブロック
は、３個のメモリブロックｆｆ　１　、２　、３と分け
た場合の第１のメモリブロック１を示すことになる。更
に、最上段の状態は、初期状態を示し、この状態では３
個のメモリブロック共に対応付けが必要でなく、従って
サフィックス表示は不用となる。

糸路りは、状態と他の状態との結合を示す糸路を意味す
る。この糸路りの端部矢印表示の中で、図の下側方向へ
の矢印（例えば状態Ｏから状態１への矢印）は待ちの発
生を示し、初期状態Ｏから状態１０に状態が移行し′ｆ
ｃ場合には、３回の待ちの状態が発生したことを意味す
る。

糸路りの端部矢印表示の中で、図の上側方向＼］４ｃ１ の矢印（例えば状態１から状態０への矢印）は待ちのサ
ービス（消化）全意味する。

さて状態遷移図を説明する。先ず、３個のメモリブロッ
ク１，２．３に対して、先ず、メモリブロック］がアク
セスされると、状態０から状態１へ状態が移行する。こ
の状態１の待ちをサービスすると、再び状態ＯＫψる。

状態００代り釦状態］又は状態２を選んだ時にも、状態
０から状態１又は状態２に移り、この待ちがサービスさ
れろと状態１から状態０へ、又は状態２から状態０へ戻
る。これらの状態０への戻りはラッチ信号Ｂを受取った
時点で行う。

状態０から状態１に移り、更にこの待ちがサービスされ
ず状態１から状態４に移り、更にこの待ちがサービスさ
れず状態４から状態１ｏに移ったものとする。従って、
この状態１０では、待ちは３段の待ちとなる。更に、状
態４では、２段の待ちとなり、メモリブロック１及び２
への待ちが発生し′ｆｃ場合を示す。状態１０Ｔに、３
段の待ちであり、メモリブロック１及び２及び３への待
ちが発生し１５　ｆｉ た場合を示す。

次に待ちのサービス（消化）について説明する。

この待ちのサービスに、待ちの発生順序に従ってサービ
スを行う仕組みをとろ。例えば、状態１０にあったとし
、この状態１０からの３段待ちの状態全サービスするに
は、待ちの発生順序は、メモリブロック１→メモリブロ
ツク２→メモリブロツク３である故に、この発生順序と
同じくメモリブロック１−メモリブロック２→メモリブ
ロツク３となる。この状態１０からの待ちのサービスは
、状態１０→状態７→状態３→状態０の糸路をとる。

この糸路の遷移手順は以下となる。状態】０で待ちがサ
ービスすると、その時の出力はサフィックスで表示する
メモリブロック】用となり、メモ１ノブロツク１用の許
可信号Ｃ８全発生し、メモリブロック１で待たされたデ
ータがシステムバス３００に送られろ０このデータを受
取った旨のラッチ信号Ｂを受けとると、状態１０は状態
７に移行する。状態７では、その時の出力はサフィック
スで表示するメモリブロック２用となり、メモリブロッ
ク１符開昭６Ｏ−Ｎ３７７（５） 用の許可信号自を発生し、メモリブロック２で待たされ
たデータがシステムバス３００に送られろ。

このデータを受取った旨のラッチ信号Ｂを受けとると、
状態７は状態３に移行する。状態３では、その時の出力
にサフィックスで表示するメモリブロック３用の許可信
号Ｃ２’ｆＣ発生し、メモリブロック３で待たされたデ
ータがシステムパス３００に送られる。このデータを受
取った旨のラッチ信号Ｂを受けとると、状態３は状態０
に移る。これによって、３段階の待ちが完全に消化で＠
た。

以上は３段階の待ちのサービスであったが、２段階の待
ちも同様となる。例えば状態４からの待ちのサービスを
行う場合には、状態４→状態２→状態０の糸路で待ちの
サービスを行う。

本発明の適用例を述べろ。

スタテックメモリに比してダイナミックメモリは、素子
点数が少ないため、画像処理用のメモリに使うには都合
がよい。然るに、ダイナミックメモリは、定期的にリフ
レッシュ動作をしなければならない。このリフレッシュ
動作は、メモリへの１７　’ｉｒ 本来のデータの書込み、本来のデータの読出し動作にと
っては余分の動作であり、全体のメモリの動作時間を実
質的に大きくする欠点となる。ダイナミックメモリ全イ
ンターリーブ構成とした場合には、本来のダイナミック
メモリのメモリサイクルよりも実質的に短くすることが
できろ。このインターリーブ構成の場合、次々に各メモ
リグループにアクセス要求が生じ、この要求に従ってデ
ータ読出しが次々に行われるが、その間にリフレッシュ
要求が割込み等により発生すると、リフレッシュ要求が
優先となり、インターリーブによるデータ読出しが一時
的に不可となり、いわゆる待ちが発生する。

かかるインターリーブ構成としたダイナミックメモリに
対しても本発明は適用できる。

第６図は、インターリーブ構成のダイナミックメモリに
適用した本発明の実施例図を示す。メモリ１はダイナミ
ックメモリであり、４個のダイナミックメモリブロック
８Ａ　、　８Ｂ　、　８Ｃ、８Ｄより成る。この４個の
ダイナミックメモリブロック８Ａ。

８７１ ８Ｂ　、　８Ｃ、８Ｄは相互にインターリーブ構成をと
ろ。このダイナミックメモリ１のためにリフレッシュ制
御回路１８ヲ設けた。更に、演算ユニット２００内の内
部シーケンサ加に、リフレッシュ指令ＲＥＦを発生する
機能を設けた。

リフレッシュ制御回路１８　ｉシステムバス３００から
のリフレッシュ指令ＲＥＦ　ｉ受けて、各メモリブロッ
ク８Ａ　、　９Ａ　、　ＩＯＡ　、　１．ＩＡに対しリ
フレッシュ指令信号ＲＥＦＯ、ＲＥＦＩ　、ＲＥＦ２　
、　ＲＥＦ３を発生する機能を持つ。

第７図は第６図の実施例のタイムチャートラ示す。この
タイムチャートの前提となる事項は以下となる。

（１）　メモリブロック８．Ａ　、　９　Ａ　、　ＩＯ
Ａ　、　１．ＩＡ内のアドレスＡＤＨの割り振りは以下
となる。

８Ａ　：　ＡＤＲ＝０．４．８・・・ ９Ａ　：　ＡＤＲ＝１．５．９・・・ １０Ａ　：　ＡＤＨ＝　２．６　、１０・・・１１Ａ　
：　ＡＤＲ−，３，７、１１・・・（２）　各メモリブ
ロックのメモリサイクルは同一で１９　Ｃ〔 あり、１メモリサイクルでメモリブロック８Ａ。

９Ａ　、　ＩＯＡ　、　ＩＩＡについて各１回のＡＤＨ
を提供し、メモリアクセスを行う。従って、４個のメモ
リブロック８Ａ〜１．１Ａ全体としては、１／４　メモ
リサイクル相当の単位時間で、メモリアクセスを行って
いることと同じとなる。例えば、　ＡＤＨ＝０、１　、
２　、３の４個のＡＤ’Ｈの発生は１メモリサイクルで
行い、メモリアクセスをそれに従って行う０ （３）　全体動作は、リフレッシュ（ＲＥＦＲＥＳＨ）
動作→ロード（ＬＯＡＤ　）動作→リフレッシュ（ＲＥ
ＦＲＥＳＨ）動作の順とする。最初のＲＥＦＲＥＳＩ（
動、作は、横方向順次アクセスとし、後のＲＥＦＲＥＳ
Ｈ動作は縦方向順次アクセスとする・ＬＯＡＤ動作以外
には、クリア（ＣＩＪＡＲ）動作、ムーブ（ＭＯｖＥ踊
詐等があり、且つ動作の順序も種々とりうる。第７図の
動作順序はあくまで一例にすぎないＯ 第７図のタイムチャートラ利用して第６図の実施例の動
作説明を行う。゛ 先ず、内部シーケンサ２０は、第７図に示す如くアトＩ
／ス（ＡＤＲ）演Ｘを行う。このＡＤＲ演算に従って、
ＡＤＨ出力を行５゜ＡＤＲ出カー：、ＡＴ）Ｒ＝０゜１
．２，３．／Ｉ、・・・の如くとなる。

一方、各メモリブロック８Ａ〜１ＩＡｉ’ｊ：、同一メ
モリザイクルを持ち、この時間ｋ　Ｔｍｃとする。ＡＤ
Ｒ出力Ａｒ１Ｒ＝Ｏ、］　、　Ｂ２３は］メモリザイク
ルの間で出力となる。従って、名アト９レスＡＤＲは１
／４メモリサイクルの時間毎にｔ１４力となる。この１
／４メモリザイクル、即ち、Ｔｍｃ／４の時間のアクセ
スは、メ午リスク−１・信号により行う。

内部シーケンサ２〕より発生したＡＤＲは、システムバ
ス３００′？ｉｌ−介してメモリユニット１００に入り
、メモリブロック８Ａ〜１．］Ａの中の該当するメモリ
ブロックのアクセスを行う。先ず、ＡＤＲ＝Ｏにより、
メモリブロック８Ａがアクセスされ、ＡＤＨ＝Ｏのデー
タの読出しを行いラッチ回路８０にラッチする。

このデータ読出しにより出力準備完了信号Ａ、がメモリ
ブロック８Ａより発生する。この完了信号Ａ、に、シー
ケンサ２ｆ入り、シーケンサ２はそれ２］　−Ｉ 迄の状態である初期状態（第５図の状態Ｏに相当）から
メモリブロック８Ａのための状態（第５図の状態１に相
当）に状態遷移を行う。この状態遷移てより、出力ｃｏ
をシーケンサ２は発生する。出力Ｃｏによりゲート４が
開き、ラッチ回路８０のラッチデータにデータＤＡＴＡ
としてシステムバス３００を介して演算ユニット２００
に送られる。演算ユニット２００がこのデータＤＡＴＡ
　（第７図でＨＤ。と示す）全ラッチすると、そのラッ
チ信号はシステムバス３００ヲ介してシーケンサ２に信
号Ｂとして送られろ。この信号Ｂ（第７図ではＢＯで示
す）は、シーケンサ２にとってはデータ送信先が送出デ
ータＤＡＴＡ’を受信したことを意味する返答信号の役
割を果す。シーケンサ２は信号Ｂｋ受取ると、現在の状
態を初期状態に変更する（第５図の事例では、状態１か
ら状態０への戻りとなる）。

一方、ＡＤＲ＝Ｏの発生後のＴｍｃ／４時間後、ＡＤＲ
＝１となり、メモリブロック９Ａがアクセスされる。メ
モリブロック９Ａ　ｕ、ＡＤＲ＝　１　のアドレスのデ
ータＤＡＴＡヲ読出しラッチ回路８０にラッチさ２２１
〔 せると共に、出力準備完了信号Ａｌ全発生する。し′−
ケンサ２けこの出力準備完了信号ＡＩヲ取込み状態を初
期状態（第５図の状態ＯＶＣ相当）からメモリブロック
９Ａ用の状態（第５図の状態２に相当）に状態遷移を行
う。この状態遷移により信号Ｃ１が発生し、ｒ−）５’
ｅ開ける。これによりラッチ回路８１のデータにシステ
ムバス３００ヲ介してデータＤＡＴＡ　（第７図ではＤ
！と示す）として演算ユニット２００に送られ、演算ユ
ニット２００はこのデータのラッチを行う。このラッチ
信号はシーケンサ２に信号Ｂ（第７図ではＢ１で示す）
として入力し、シーケンサ２はメモリブロック９Ａを示
す状態から初期状態に戻す（第５図の事例では状態２か
ら状態０への戻りとなる）。

更に、ＡＤＲ＝２がＡＤＨ＝１の発生からＴｍｃ／４時
間遅れて発生し、次にこのＡＤＲ１から’Ｔｈｎｃ／４
時間遅れてＡＤＨ３が発生する。このＡＤＲ＝２　、　
ＡＤＲ＝３に対してもＡＤＲ＝　Ｏ、ＡＤＲ＝　１と同
様の手順でデータ読出しを行いラッチ回路８２　、８３
にそれぞれデータＤ２１　Ｂ３のラッチを行う。次いで
シー２３ｃ［ ケンサ２はＣ２＋　ｃ３を発生するはずであり、　ラッ
チ信号Ｂ２＋８３を演算ユニットから受取るはずであろ
Ｏ 然るにメモリブロック９Ａに対する１メモリサイクル終
了直後、シーケンサ２０がリフレッシュ指令ＲＥＦ全発
生したとする。このＲＥＦ指令指令汁受リフレッシュ制
御回路１８ハメモリブロツク８Ａ　。

９Ａ、　、　ＩＯＡ　、　ＩＩＡに次々にリフレッシュ
指令ＲＥＦを発生する。第７図で（は、このリフレッシ
ュ指令ＲＥＦば、ＲＥＦＯ−ＲＥＦ３で与え、且つその
発生順位はＲＥＦＩ→ＲＥＦ　２→ＲＥＦ３→ＲＥＦ　
Ｏとしている。

このＲＥＦ区間中にあっては、ラッチ回路８０〜８３の
いずれもダート４〜７が開かず、データ転送はない。こ
の区間では、待ち（ＷＡＩＴ）状態となる。

更に、ＡＤＲ演算では、ノーオ啄し−ション（ＮＯ−Ｏ
ＰＥＲＡＴＩＯＮ　）　ＮＯＰとなっている。尚、第７
図でＲＥＦ応答とは、リフレッシュ制御回路１８が応答
している時間である。このＲＥＦ応答区間でＲＥＦ）Ｉ
Ｊガーを行う。

ＲＥＦ区間中にあっては、演算ユニット２００は入符開
昭ＧＯ−１４３７７（７） カラツチは行わず、従ってシーケンサ２には、信号Ｂの
入力はない。しかし、リフレッシュ区間中にあっても、
リフレッシュ動作を行わないメモリブロックにあっては
、既にそのメモリブロックのＡＤＲが指定されているも
のであれば、そのメモリブロックへはその指定されたＡ
ＤＲに従ってデータ読出しを行い該当ラッチ回路に読出
しデータのラッチを行う。同時に、そのデータ読出しを
行ったメモリブロックは、データ塾備完了信号を出力す
る。この事例を第７図でみると、ＲＥＦ開始時にはＡＤ
Ｈ＝２、ＡＤＲ＝３がすでに指定されている故、メモリ
ブロックＩＯＡに対してはＡＤＨ＝３のアドレスに対し
て続出し全行い、その読出しデータＤ２はラッチ回路８
２にラッチされ、且つ完了信号Ａ２を発生する。同様に
、メモリブロック］、ＩＡについてもＡＤＲ＝３に従っ
てデータＤ３が続出されラッチ回路８３にラッチされ、
且つ完了信号Ａ３ｅ発生する。

このＡＤＲ＝　２　、　ＡＤＲ＝３のデータＤ２１　Ｂ
３は、演算ユニット２００からラッチ信号Ｂが発生して
い２５　イ、− ない故に、シーケンサ２は信号Ｃ２＋　Ｃ３に発生しな
い。このメモリブロックＩＯＡ　、　ＩＩＡかラ−ｙ−
”−タＤ２．Ｄ３が転送されない状態は待ちが発生した
こと蹟なる。

かかる待ちの発生は、第５図の如き状態遷移図でみると
、ＡＤＨ＝２のＡ２に基づくメモリブロック１０Ａ’（
ｉ”示す状態３となり、この状態３では、ラッチ信号Ｂ
（Ｂ２）がＲＥＦ区間中は入力してこないため状態３か
ら状態Ｏに戻ることはない。即ち、状態３での待ちとな
る。次にＡＤＨ＝３になりＡ３が発生すると、状態３は
メモリブロック１．ｌＡ用の状態（第５図は３ブロツク
構成の故に、これに該当する状態はない）に遷移する。

以下、メモリブロックｌＩＡ用の状態全状態■と呼ぶこ
とにする。

この状態■のもとでも、ＲＥＦ区間中であれば信号Ｂ（
Ｂ３）の入力はなくこの状態■ばそのまま維持され、状
態０に戻らない。この状態■は、第２の待ちの発生とな
る。かかる状態３及び状態■の待ちは、シーケンサ２内
にその待ちの発生糸路毎に記憶される。

２６（： 第７図では、この２つの待ちが発生した段階でＲＥＦ区
間は終了となる。ＲＥＦ区間の終了により再びメモリス
タートとなる。このメモリスタートになると、シーケン
サ２は、２つの待ちの中で発生順序に従って待ちの消化
を行う。先ず、メモリブロックＩＯＡのデータＤ２がゲ
ート６を介して演算ユニット２００に送られ、そのラッ
チ信号Ｂ（Ｂ２）が戻ってくる。このラッチ信号Ｂ（Ｂ
２）’を受けてシーケンサ２は、状態３を状態■とし、
メモリブロック１１ＡのデータＤ３をダート７を介して
演算ユニット２００に送る。このデータＤ３のラッチ信
号Ｂ（Ｂ３）ｕシーケンサ２に入り、シーケンサ２ば、
状態■を状態０に戻す。これによって待ちがザービスさ
れるＯ シーケンサ２の順序回路は、ＲＯＭ又はＰＬＡ（Ｐｒｏ
ｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ　）論理
回路を使用しても実現できる。ＲＯＭ又はＰＬＡ論理回
路の使用により、回路点数が少なくなジ、且つ複雑な待
ちの発生に対しても容易に対処できろ。

尚、Ｂ信号全党けとる代りに、タイマを設けて２７　−
１１１ おきそのタイマの時間をみてＢ信号の代りの役割を果さ
せろこともできろ。更に、メモリ自体がラッチ機能を持
つ場合には、ラッチ回路は不用となる。また完了信号Ａ
も、自己が自動的に発生させる場合もありうる。更に、
メモリアクセスを読出しを中心としたが、書込みの場合
にも同様に適用できる。本発明は、一般的な先着優先回
路としても適用できろ。

本発明によれば、インターリーブ構成のメモリに対して
高速にアクセス可能になった。特に、ダイナミックメモ
リに対して、そのリフレッシュ動作の発生に対して待ち
を正しく認識でき、且つその待ちの解消を容易にはかる
ことかで＠た。

【図面の簡単な説明】

第１図は本発明のメモリ制御回路の実施例図、第２図は
本発明のシーケンサの実施例図、第３図は本発明のコン
トロール回路の実施例図、第４図はコントロール回路の
論理図、第５図はシーケンサの状態遷移図、第６図は本
発明の他のメモリ制御回路の実施例図、第７図にタイム
チャートである。 １・・・メモリ、２・・・シーケンサ、３・・・デコー
ダ、４．５，６．７・・・ゲート、１００・・・メモリ
ユニット、２００・・・演算ユニット、３００・・・シ
ステムバス。 特許出願人　株式会社Ｆ１立メディコ 代理人弁理士　秋　本　正　実 １４開昭ＧＯ−１４３７７（１１）

Claims (1)

【特許請求の範囲】
1. １、　複数個のメモリブロックに分割され相互にインタ
   ーリーブ制御を受ける画像処理用メモリと、上記複数個
   のメモリブロックの制御順位を状態数の変化として数値
   的にとらえ上記メ午すの各ブロックの制御を行うと共に
   、制御順位に待ちが発生した場合その待ちの順位全記憶
   し待ちの順位に従って上記メモリの各ブロックの制御を
   行って待ちのザービスｋ［かつてなるメモリ制御手段と
   、より成る画像処理用メモリ制御回路。