JPH02133854A - 転送可否メモリにアクセス可能なｄｍａコントローラ - Google Patents
転送可否メモリにアクセス可能なｄｍａコントローラInfo
- Publication number
- JPH02133854A JPH02133854A JP28724988A JP28724988A JPH02133854A JP H02133854 A JPH02133854 A JP H02133854A JP 28724988 A JP28724988 A JP 28724988A JP 28724988 A JP28724988 A JP 28724988A JP H02133854 A JPH02133854 A JP H02133854A
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- 230000015654 memory Effects 0.000 title claims abstract description 80
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000012536 storage buffer Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＤＭＡ転送制御に関し、特に、ＤＭＡ転送に
必要な主メモリを含む種々のデータを制御する転送可否
メモリにアクセス可能なＤＭＡコントローラに関する。
必要な主メモリを含む種々のデータを制御する転送可否
メモリにアクセス可能なＤＭＡコントローラに関する。
［従来の技術］
従来のＤＭＡコントローラを使用して、メモリー入出力
装置Ｉ１０間もしくはメモリーメモリ間でデータ転送を
行う場合、初期設定時に開始アドレス、転送バイト数等
のデータをＤＭＡコントローラにセットしておく、転送
要求が入力されると、ＣＰＵはホールドされ転送が開始
される。転送終７後、ＤＭＡコントローラより転送終了
信号が送出され、この信号をＣＰＵに割込ませることに
より、ＣＰＵはデータ転送終了を知ることができる。
装置Ｉ１０間もしくはメモリーメモリ間でデータ転送を
行う場合、初期設定時に開始アドレス、転送バイト数等
のデータをＤＭＡコントローラにセットしておく、転送
要求が入力されると、ＣＰＵはホールドされ転送が開始
される。転送終７後、ＤＭＡコントローラより転送終了
信号が送出され、この信号をＣＰＵに割込ませることに
より、ＣＰＵはデータ転送終了を知ることができる。
ここで、メモリから入出力装ａｆＩ１０へのデータ転送
をＣＰＵにより行う場合では、データがＣＰＵのレジス
タを介して転送され、メモリからレジスタに読込み、そ
の後レジスタから入出力装置Ｉ１０に書き出す、ＤＭＡ
コントローラを使用すれば、レジスタに一時書き込む動
作は不要であり、メモリからデータを読むと同時に入出
力装置■１０に書出されるため、ＣＰＵによるデータ転
送よりも高速でデータ転送が可能である。
をＣＰＵにより行う場合では、データがＣＰＵのレジス
タを介して転送され、メモリからレジスタに読込み、そ
の後レジスタから入出力装置Ｉ１０に書き出す、ＤＭＡ
コントローラを使用すれば、レジスタに一時書き込む動
作は不要であり、メモリからデータを読むと同時に入出
力装置■１０に書出されるため、ＣＰＵによるデータ転
送よりも高速でデータ転送が可能である。
［発明が解決しようとする課題］
上述したＤＭＡコントローラは、転送前に指示した開始
アドレスから連続したある指示したバイト数だけ転送し
、転送終了後ＣＰＵに対して転送完了の割込みが入ると
いう形式となっているため、不連続のメモリブロックの
データを数多く転送する場合には、一つのメモリブロッ
クごとに転送開始アドレスと転送バイト数をＣＰＵがＤ
ＭＡコントローラに対して転送開始前に設定しなければ
ならない、また、転送終了＃＆ ＣＰ ＵはＤＭＡコン
トローラから割込まれるため、転送総バイト数が同一で
あっても、メモリブロックが連続している場合と比べて
処理能力がかなり低下するという欠点があった。
アドレスから連続したある指示したバイト数だけ転送し
、転送終了後ＣＰＵに対して転送完了の割込みが入ると
いう形式となっているため、不連続のメモリブロックの
データを数多く転送する場合には、一つのメモリブロッ
クごとに転送開始アドレスと転送バイト数をＣＰＵがＤ
ＭＡコントローラに対して転送開始前に設定しなければ
ならない、また、転送終了＃＆ ＣＰ ＵはＤＭＡコン
トローラから割込まれるため、転送総バイト数が同一で
あっても、メモリブロックが連続している場合と比べて
処理能力がかなり低下するという欠点があった。
［課題を解決するための手段］
本発明の目的は、上述した従来技術の欠点を解決し、転
送データが不連続の場合も、アドレスが連続したデータ
をＤＭＡ転送する場合と比べてほとんど処理能力の低下
なしで転送することができる転送可否メモリにアクセス
可能なＤＭＡコントローラを提供することである。
送データが不連続の場合も、アドレスが連続したデータ
をＤＭＡ転送する場合と比べてほとんど処理能力の低下
なしで転送することができる転送可否メモリにアクセス
可能なＤＭＡコントローラを提供することである。
本発明は、上記目的を達成したもので、ＤＭＡ転送デー
タを一時的に格納するバッファメモリエリアをある特定
バイトごとに区切ったメモリブロックごとに対応するビ
ットを格納し、ＣＰＵによりＤＭＡ転送前及び転送中に
リードライト可能な転送可否メモリをバッファメモリと
は別領域に設け、そして、リードしている転送可否メモ
リを特定する転送可否メモリアドレスレジスタ及びその
データを格納する転送可否データレジスタを内部レジス
タとして有しており、ＤＭＡ転送要求されるとＣＰＵに
対してバスホールド要求し、バスホールドされた時点で
バッファメモリ内のメモリブロックごとにどのブロック
はＤＭＡ転送し、どのブロックは転送しないかという情
報を有した転送可否メモリを必要に応じてＤＭＡ転送中
にリードしながらＤＭＡ転送し、そして、全バイトをＤ
ＭＡ転送終了後ＤＭＡ転送完了信号を退出可能であるこ
とを特徴とする。
タを一時的に格納するバッファメモリエリアをある特定
バイトごとに区切ったメモリブロックごとに対応するビ
ットを格納し、ＣＰＵによりＤＭＡ転送前及び転送中に
リードライト可能な転送可否メモリをバッファメモリと
は別領域に設け、そして、リードしている転送可否メモ
リを特定する転送可否メモリアドレスレジスタ及びその
データを格納する転送可否データレジスタを内部レジス
タとして有しており、ＤＭＡ転送要求されるとＣＰＵに
対してバスホールド要求し、バスホールドされた時点で
バッファメモリ内のメモリブロックごとにどのブロック
はＤＭＡ転送し、どのブロックは転送しないかという情
報を有した転送可否メモリを必要に応じてＤＭＡ転送中
にリードしながらＤＭＡ転送し、そして、全バイトをＤ
ＭＡ転送終了後ＤＭＡ転送完了信号を退出可能であるこ
とを特徴とする。
本発明の転送可否メモリにアクセス可能なＤＭＡコント
ローラは、上述のように転送データを一時格納するバッ
ファメモリの他にどのブロックのデータを転送するかの
情報を格納する転送可否メモリを有しており、転送可否
メモリの各ビットはバッファメモリ内の各ブロックに１
対１に対応している。転送開始以前に、バッファメモリ
内の転送すべきブロックはそのブロックに対応する転送
可否メモリのビットを“１″にセットし、転送しないブ
ロックに対応するビットは“０”にリセットする。この
転送可否メモリはＣＰＵからリードライト可能となって
いる。
ローラは、上述のように転送データを一時格納するバッ
ファメモリの他にどのブロックのデータを転送するかの
情報を格納する転送可否メモリを有しており、転送可否
メモリの各ビットはバッファメモリ内の各ブロックに１
対１に対応している。転送開始以前に、バッファメモリ
内の転送すべきブロックはそのブロックに対応する転送
可否メモリのビットを“１″にセットし、転送しないブ
ロックに対応するビットは“０”にリセットする。この
転送可否メモリはＣＰＵからリードライト可能となって
いる。
また、本発明の転送可否メモリにアクセス可能なＤＭＡ
コントローラは、転送を開始するアドレスのメモリブロ
ックに対応する転送可否メモリのビットが格納されるア
ドレスを格納する転送可否メモリアドレスレジスタを有
し、ＣＰＵが転送開始アドレス、転送数を書込む場合と
同様に転送可否メモリアドレスレジスタにデータを書込
む、このＤＭＡコントローラは、データ転送前にこの転
送可否メモリをリードし、転送すべきブロックであって
アドレスが連続したブロックを転送し、必要であれば転
送可否メモリの次バイトをリードして次の連続ブロック
を転送する。そして、全メモリブロックの転送後、転送
終了信号を送出する。
コントローラは、転送を開始するアドレスのメモリブロ
ックに対応する転送可否メモリのビットが格納されるア
ドレスを格納する転送可否メモリアドレスレジスタを有
し、ＣＰＵが転送開始アドレス、転送数を書込む場合と
同様に転送可否メモリアドレスレジスタにデータを書込
む、このＤＭＡコントローラは、データ転送前にこの転
送可否メモリをリードし、転送すべきブロックであって
アドレスが連続したブロックを転送し、必要であれば転
送可否メモリの次バイトをリードして次の連続ブロック
を転送する。そして、全メモリブロックの転送後、転送
終了信号を送出する。
［実施例］
次に、本発明に係る転送可否メモリにアクセス可能なＤ
ＭＡコントローラについて図面を参照して説明する。
ＭＡコントローラについて図面を参照して説明する。
第１図は、本発明に係る転送可否メモリにアクセス可能
なＤＭＡコントローラの一実施例の構成図である。
なＤＭＡコントローラの一実施例の構成図である。
ＣＰ Ｕ １０１は通常転送可否メモリ１０３、バッフ
ァメモリ１０４、入出力装置ｌ１０１０５それぞれに対
してリードライト可能であり、ＤＭＡコントローラ１０
２に対しても同様にコマンドライト、ステータスレジス
タリードが可能である。ＤＭＡ転送時は、バッファメモ
リ１０４と入出力袋［１１０１０５の間で転送される。
ァメモリ１０４、入出力装置ｌ１０１０５それぞれに対
してリードライト可能であり、ＤＭＡコントローラ１０
２に対しても同様にコマンドライト、ステータスレジス
タリードが可能である。ＤＭＡ転送時は、バッファメモ
リ１０４と入出力袋［１１０１０５の間で転送される。
この時、ある特定のメモリブロック単位にバッファメモ
リ１０４を分割し、その分割されたメモリブロックのデ
ータが入出力袋ＷＩ１０１０５との間で転送する必要の
ない場合には、第２図の通りそのブロックに関係する転
送可否メモリ１０３の特定ビットを“０”、転送すべき
ブロックに対応する特定ビットを“１″にするようにＣ
Ｐ Ｕ １０１がデータを書き込む、さらに、ＣＰ Ｕ
１０１は、ＤＭＡコントローラ１０２に対して、ＤＭ
Ａ転送前にバッファメモリ１０４の転送開始アドレスや
転送バイト数を書込むのと同様に転送開始アドレスのメ
モリブロックに対応する転送可否メモリのアドレスを転
送可否メモリアドレスレジスタ１０６に書込む。
リ１０４を分割し、その分割されたメモリブロックのデ
ータが入出力袋ＷＩ１０１０５との間で転送する必要の
ない場合には、第２図の通りそのブロックに関係する転
送可否メモリ１０３の特定ビットを“０”、転送すべき
ブロックに対応する特定ビットを“１″にするようにＣ
Ｐ Ｕ １０１がデータを書き込む、さらに、ＣＰ Ｕ
１０１は、ＤＭＡコントローラ１０２に対して、ＤＭ
Ａ転送前にバッファメモリ１０４の転送開始アドレスや
転送バイト数を書込むのと同様に転送開始アドレスのメ
モリブロックに対応する転送可否メモリのアドレスを転
送可否メモリアドレスレジスタ１０６に書込む。
入出力装置ｌ１０１０５からＤＭＡ転送要求があるとＤ
ＭＡコントローラ１０２はＣＰ Ｕ １０１に対してバ
スホールドを要求し、ＣＰ Ｕ １０１からバスホール
ド受付は信号が返送されて、ＤＭＡ転送が開始する。こ
こで、ＣＰ Ｕ １０１は、内部レジスタである転送可
否レジスタ１０６の内容である転送可否メモリのアドレ
スの示す内容を読み込み転送可否データレジスタ１０７
に格納する。この転送可否データは対応するメモリブロ
ックが転送すべきである場合には、“１”に転送しない
場合には“０”になっており、′１″に対応するメモリ
ブロックが連続・していれば、そのブロックを連続的に
転送する。
ＭＡコントローラ１０２はＣＰ Ｕ １０１に対してバ
スホールドを要求し、ＣＰ Ｕ １０１からバスホール
ド受付は信号が返送されて、ＤＭＡ転送が開始する。こ
こで、ＣＰ Ｕ １０１は、内部レジスタである転送可
否レジスタ１０６の内容である転送可否メモリのアドレ
スの示す内容を読み込み転送可否データレジスタ１０７
に格納する。この転送可否データは対応するメモリブロ
ックが転送すべきである場合には、“１”に転送しない
場合には“０”になっており、′１″に対応するメモリ
ブロックが連続・していれば、そのブロックを連続的に
転送する。
その後必要となった時点で転送可否メモリアドレスレジ
スタ１０６をインクリメントし、次の転送可否メモリ１
０３からデータを転送可否データレジスタに読み込む、
このようにして、全データ転送終了後ＣＰＵに対して全
データ転送完了割込みを行いＤＭＡ転送を終了する。
スタ１０６をインクリメントし、次の転送可否メモリ１
０３からデータを転送可否データレジスタに読み込む、
このようにして、全データ転送終了後ＣＰＵに対して全
データ転送完了割込みを行いＤＭＡ転送を終了する。
［発明の効果］
以上説明したように本発明は、どのブロックのデータは
ＤＭＡ転送し、どのブロックは転送しないかというデー
タをＤＭＡ転送のためのデータの一時格納バッファメモ
リ以外のメモリに持ち、ＤＭＡコントローラがその内容
を読んで転送すべきデータであるかを判断して転送する
為、転送するデータが不連続の場合も、アドレスが連続
したデータをＤＭＡ転送する場合と比べてほとんど同様
に処理できる効果がある。
ＤＭＡ転送し、どのブロックは転送しないかというデー
タをＤＭＡ転送のためのデータの一時格納バッファメモ
リ以外のメモリに持ち、ＤＭＡコントローラがその内容
を読んで転送すべきデータであるかを判断して転送する
為、転送するデータが不連続の場合も、アドレスが連続
したデータをＤＭＡ転送する場合と比べてほとんど同様
に処理できる効果がある。
第１図は、本発明に係る転送可否メモリにアクセス可能
なＤＭＡコントローラの一実施例の構成図である。 第２図は、バッファメモリと転送可否メモリの対応関係
図である。 １０１・・・ＣＰＵ １０２・・・ＤＭＡコントローラ １０３・・・転送可否メモリ １０４・・・バッファメモリ １０５・・・入出力装置ｌ１０ １０６・・・転送可否メモリアドレスレジスタ・・・転
送可否データレジスタ
なＤＭＡコントローラの一実施例の構成図である。 第２図は、バッファメモリと転送可否メモリの対応関係
図である。 １０１・・・ＣＰＵ １０２・・・ＤＭＡコントローラ １０３・・・転送可否メモリ １０４・・・バッファメモリ １０５・・・入出力装置ｌ１０ １０６・・・転送可否メモリアドレスレジスタ・・・転
送可否データレジスタ
Claims (1)
- ＤＭＡ転送データを一時的に格納するバッファメモリ
・エリアをある特定バイトごとに区切ったメモリブロッ
クごとに対応するビットを格納し、ＣＰＵによりＤＭＡ
転送前及び転送中にリードライト可能な転送可否メモリ
をバッファメモリとは別領域に設け、そして、リードし
ている転送可否メモリを特定する転送可否メモリアドレ
スレジスタ及びそのデータを格納する転送可否データレ
ジスタを内部レジスタとして有しており、ＤＭＡ転送要
求されるとＣＰＵに対してバスホールド要求し、バスホ
ールドされた時点でバッファメモリ内のメモリブロック
ごとにどのブロックはＤＭＡ転送し、どのブロックは転
送しないかという情報を有した転送可否メモリを必要に
応じてＤＭＡ転送中にリードしながらＤＭＡ転送し、そ
して、全バイトをＤＭＡ転送後、ＤＭＡ転送完了信号を
送出可能であることを特徴とする転送可否メモリにアク
セス可能なＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28724988A JPH02133854A (ja) | 1988-11-14 | 1988-11-14 | 転送可否メモリにアクセス可能なｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28724988A JPH02133854A (ja) | 1988-11-14 | 1988-11-14 | 転送可否メモリにアクセス可能なｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133854A true JPH02133854A (ja) | 1990-05-23 |
Family
ID=17714955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28724988A Pending JPH02133854A (ja) | 1988-11-14 | 1988-11-14 | 転送可否メモリにアクセス可能なｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344139A (ja) * | 2005-06-10 | 2006-12-21 | Nara Institute Of Science & Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
-
1988
- 1988-11-14 JP JP28724988A patent/JPH02133854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344139A (ja) * | 2005-06-10 | 2006-12-21 | Nara Institute Of Science & Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
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