JPH0243194B2

JPH0243194B2 -

Info

Publication number: JPH0243194B2
Application number: JP5429181A
Authority: JP
Priority date: 1981-04-13
Filing date: 1981-04-13
Publication date: 1990-09-27
Also published as: JPS57169789A

Description

【発明の詳細な説明】この発明はCRT表示制御方式に関する。

一般にCRT表示システムにおいては、CRTコ
ントローラの制御下に周期的にCRT画面をリフ
レツシユしながら表示動作が実行されるが、この
場合、例えば第１図に示すシステムによつてもデ
ータの表示を行うことができる。即ち、図中１は
CPU（中央処理装置）で、例えばキー入力装置
（図示略）から入力される表示データは、この
CPU１の制御下にメインメモリ３内の一部領域
に設けられたスクリーンバツフアメモリに書込ま
れる。DMAC（Direct Memory Access
Controller）２は上記メインメモリ３内に書込ま
れた表示データを１行分ずつDMA転送方式によ
つて読出し転送し、これにより周期的にCRT画
面をリフレツシユするためのデータ転送制御回路
である。即ち、メインメモリ３からDMA転送に
より読出された１行分の表示データはマルチプレ
キサ４を介しラインバツフア５またはラインバツ
フア６の何れかに書込まれる。またラインバツフ
ア５またはラインバツフア６内の１行分の表示デ
ータは次いで読出されてマルチプレキサ７を介し
キヤラクタジエネレータ（図示略）に与えられ、
CRT画面上に表示される。

CRTコントローラ８は上述したCRT表示動作
をCPU１の制御動作と切離して制御する回路で
あり、即ち、DMA転送動作の開始時にCRTコン
トローラ８はDMAC２に対しDMAリクエスト信
号DRQを出力する。これに対しDMAC２は上記
DMAリクエスト信号DRQの受付け信号DACKを
CRTコントローラ８に対して出力し、同時に
CPU１に対してはメインメモリ３に対するデー
タ書込みを禁止（ホールド）するホールドリクエ
スト信号HOLD RQを出力する。そしてCPU１
はホールドリクエスト信号HOLD RQの受付け
信号HOLD ACKをDMAC２に出力する一方、
CRTコントローラ８に対しDMAイネーブル信号
DMA ENABLEを出力し、CRTコントローラ８
の制御下におけるDMA転送動作を実行可能とさ
せる。またCRTコントローラ８は上記信号DMA
ENABLEを受付けると選択信号SELECTを出力
し、マルチプレキサ４に直接与える一方、マルチ
プレキサ７にインバータ９を介し与える。そして
例えばラインバツフア５が選択されてメインメモ
リ３から１行分の表示データがDMA転送される
ときには、ラインバツフア６内に先にDMA転送
された１行分の表示データが該ラインバツフア６
から読出され、CRT画面上に表示される。他方、
ラインバツフア６に対しメインメモリ３からの１
行分の表示データがDMA転送されるときには、
ラインバツフア５から１行分の表示データが読出
されてCRT画面上に表示される。なお、図中、
点線の左側はCPU側の構成を示し、また右側は
CRT側を示している。

上記構成のCRT表示システムでは、CPU１の
制御下にキー入力装置からの表示データがメイン
メモリ３内のスクリーンバツフアメモリに書込ま
れ、次いでCRTコントローラ８がDMAリクエス
ト信号DRQを出力する上記メインメモリ３内の
表示データをCRT側にDMA転送し、CRT画面
をリフレツシユする動作が開始される。そしてそ
の場合には、CRTコントローラ８からの選択信
号SELECTの出力状態によつて、いま例えばラ
インバツフア５に対し表示データ１行分の書込み
動作が行われるときには、第２図のタイムチヤー
トに示すように、各ラスタに対し40マイクロ秒
（μs）に１回ずつ、且つ１回につき４文字ずつの
表示データをラインバツフア５にDMA転送する
動作が繰返され、したがつて各ラスタの１ライ
ン、例えば80文字の表示データが40μs×20＝
800μs間（１ラスタ分）に上記ラインバツフア５
に書込まれる。一方、この間においては、ライン
バツフア６内の各ラスタの１行分の表示データが
順次読出されてマルチプレキサ７を介してキヤラ
クタジエネレータに送られ、CRT画面上に表示
される。

他方、ラインバツフア６に対し各ラスの１行分
の表示データが上述した800μs間にDMA転送さ
れるときには、ラインバツフア５内の各ラスタの
１行分の表示データが読出されてCRT画面上に
表示される。

ところで上記システムにおいても、DMA転送
動作中にはCPUは遊休状態にされており、この
ため他の端末機器からのリクエストがあつても応
じることができない。そして上記システムの例で
は頻繁に行われるDMA転送処理のためにCPU１
の効率は例えば20％程度ダウンすることが考えら
れる。

一方、第１図の構成のシステムは、ラインバツ
フア５，６のうち何れか一方を除去しても表示処
理機能にはさしつかえない。然しその場合には、
ラインバツフアが２本の場合の２倍分の頻繁さ
（1/2の周期）でDMA転送処理を行わねばなら
ず、CPU１の効率は更に低下する。このためラ
インバツフアを２本設けた第１図のシステムはそ
の点では改良されたシステムとなつている。

然るに、同一表示データを一定時間表示され続
けるような仕様がある場合には、上述した何れの
システムの場合においても実質的に無駄なDMA
転送が行われ、徒らにCPUの効率を低下させる
結果になつており、その場合、CRT側において
CPUに関係なく独自にDMA転送によるリフレツ
シユ動作を行えば、上述した無駄を解消すること
が考えられる。

この発明は上述した事情を背景になされたもの
で、その目的とするところは、CRT側に少くと
もCRT画面の１画面分の表示データを記憶可能
なメモリを設けておき、このメモリに一旦１画面
分の表示データがメインメモリからDMA転送に
より書込まれると、次に上記メインメモリ内の１
画面分の表示データの内容があらたなものに書き
かえられるまでの間、上記CRT側に設けたメモ
リ内のデータをCPUの制御から全く独立して
CRTコントローラの制御下においてDMA転送し
ながらCRT画面のリフレツシユを行うようにし、
これによりCPUの効率を大幅に向上させるよう
にしたCRT表示制御方式を提供することである。

以下、第３図によりこの発明の一実施例を説明
する。図中、CPU側の構成、即ち、CPU１１、
DMAC１２、メインメモリ１３の構成は、第１
図につき説明したCRT表示システムと同一であ
り、その詳細説明は省略する。

一方、CRT側においては、CRT画面の１画面
分の表示データが記憶可能な容量のスクリーンバ
ツフアメモリ１５が設けられている。そして
CRTコントローラ１６の制御下に一旦、メイン
メモリ１３内のスクリーンバツフアメモリから１
画面分の表示データがDMA転送によりバツフア
１４を介しスクリーンバツフアメモリ１５に書込
まれると、以後は上記メインメモリ１３内のスク
リーンバツフアメモリの表示データが書きかえら
れるまで、メインメモリ１３からスクリーンバツ
フアメモリ１５に対するDMA転送は禁止され
る。一方、この間、CRT画面はスクリーンバツ
フアメモリ１５内の表示データによつてCRTコ
ントローラ１６の制御下に周期的なリフレツシユ
を受け、データを表示する。

このためCRTコントローラ１６は、上記動作
実行のための制御信号CONTをバツフア１４、
スクリーンバツフアメモリ１５に対し出力する。
またCPU１１は、メインメモリ１３からスクリ
ーンバツフアメモリ１５へのDMA転送を禁止す
間はCRTコントローラ１６に対しDMAイネーブ
ル信号DMA ENABLEを出力せず、デイスエイ
ブル（DISABLE）している。そしてその間、
CPU１１は他の端末機器等に対する処理を実行
するものである。

上記構成により、メインメモリ１３内のスクリ
ーンバツフアメモリに対する表示データを書きか
える際には、CRTコントローラ１６がDMAC１
２にDMAリクエスト信号DRQが出力する。これ
に対してDMAC１２は上記信号DRQの受け信号
DACKをCRTコントローラ１６に出力し、また
CPU１１に対しホールドリクエスト信号HOLD
RQを出力する。CPU１１はこれに対して上記信
号HOLD RQの受付け信号HOLD ACKを
DMAC１２に出力し、またCRTコントローラ１
６にDMAイネーブル信号DMA ENABLEに出
力する。これによりキー入力装置からの表示デー
タ（１画面分）をメインメモリ１３内のスクリー
ンバツフアメモリに書込む処理がCPU１１の制
御下に実行され、またこの間CPU１１は他の端
末機器等に対する処理を休止している。

そしてこの書込み処理が終了すると、CPU１
１は次の書込み処理のリクエストがあるまでの
間、DMAイネーブル信号DMA ENABLEを出
力せず、DISABLEにし、したがつてこの間、他
の端末機器等に対する処理を実行する。

CRTコントローラ１６は次いでバツフア１４
を駆動し、またスクリーンバツフアメモリ１５に
対しては書込み命令の制御信号CONTをバツフ
ア１４、スクリーンバツフアメモリ１５にそれぞ
れ出力し、このためCRTコントローラ１６の制
御下においてメインメモリ１３のスクリーンバツ
フアメモリからの１画面分の上記表示データがス
クリーンバツフアメモリ１５にDMA転送されて
書込まれる。次いでCRTコントローラ１６は、
バツフア１４の駆動を停止し、た読出し命令の制
御信号CONTを出力し、CRT画面に対するリフ
レツシユ動作がCRTコントローラ１６の制御下
に実行され、データが表示される。しかしてこの
リフレツシユ動作は、メインメモリ１３内のスク
リーンバツフアメモリの表示データが書きかえら
れるまでの間、CPU１１の制御動作とは全く独
立してCRTコントローラ１６により実行される
ものである。そして表示データの書きかえのリク
エストがあれば、上述した動作が開始され、
CPU１１の制御に移行する。

猶、上記例ではスクリーンバツフアメモリ１５
の容量を１画面分としたが、１画面分以上であれ
ばその容量は任意である。

この発明は以上説明したように、メインメモリ
の一部領域をスクリーンバツフアメモリに兼用
し、且つCRTコントローラの制御下にDMA転送
方式によりCRT画面をリフレツシユしながら表
示動作を行うCRT表示システムにおいて、上記
CRTコントローラ側に少くとも１画面分の記憶
容量をもつメモリを別設し、このメモリに一旦、
メインメモリから１画面分の表示データがDMA
転送により書込まれると、次に上記メインメモリ
内の１画面分の表示データの内容があらたなもの
に書きかえられるまでの間、CRT側に設けた上
記メモリ内のデータによりCRTコントローラの
制御下にCRT画面のリフレツシユを行い、また
この間、上記メインメモリから上記メモリへの
DMA転送を禁止してCPUに対し他の端末機器等
に対する処理を実行させるようにしたCRT表示
制御方式を提供したから、同一表示データが一定
時間表示され続けるような仕様のときにCPUの
制御下における無意味なDMA転送が実行される
ことがなくなり、CPUの効率が従来に比して大
幅に向上するものである。

【図面の簡単な説明】

第１図はCRT表示システムの一例の回路ブロ
ツク図、第２図は同列のDMA転送動作を説明す
るタイムチヤート、第３図はこの発明の一実施例
の回路ブロツク図である。１１……CPU、１２……DMAコントローラ、
１３……メインメモリ、１５……スクリーンバツ
フアメモリ、１６……CRTコントローラ。

Claims

【特許請求の範囲】

１メインメモリの一部領域をスクリーンバツフ
アメモリに兼用し、且つCRTコントローラの制
御下にDMA（Direct Memory Access）転送方
式によりCRT画面をリフレツシユしながら表示
動作を行うCRT表示システムにおいて、上記
CRTコントローラ側において上記スクリーンバ
ツフアメモリとは別設され、且つ少くとも一画面
分の表示データを記憶可能なメモリと、上記メイ
ンメモリ内のスクリーンバツフアメモリにあらた
な表示データが書込まれた際にのみ該スクリーン
バツフアメモリから上記メモリに対する上記のあ
らたな表示データのDMA転送を実行すると共
に、以後は上記メインメモリ内のスクリーンバツ
フアメモリに次のあらたな表示データが書込まれ
るまでの間、上記スクリーンバツフアメモリから
上記メモリに対する表示データのDMA転送を禁
止し且つ上記メモリ内の表示データによりCRT
画面をリフレツシユさせる制御手段とを備えてい
ることを特徴とするCRT表示制御方式。