JPS6145493A - メモリリフレツシユ装置 - Google Patents
メモリリフレツシユ装置Info
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- JPS6145493A JPS6145493A JP59166497A JP16649784A JPS6145493A JP S6145493 A JPS6145493 A JP S6145493A JP 59166497 A JP59166497 A JP 59166497A JP 16649784 A JP16649784 A JP 16649784A JP S6145493 A JPS6145493 A JP S6145493A
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- JP
- Japan
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- memory
- refresh
- access
- cpu
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリリフレッシュ装置に係り、コンピュー
タシステム等において用いられている記憶内容を保持す
るためにＤ几ＡＭ等で構成された、定期的なリフレッシ
ュが必要なメモリ（以下、メモリという。）のリフレッ
シュ方式に供せられるメそりにレツシュ装置に関するも
のである。
タシステム等において用いられている記憶内容を保持す
るためにＤ几ＡＭ等で構成された、定期的なリフレッシ
ュが必要なメモリ（以下、メモリという。）のリフレッ
シュ方式に供せられるメそりにレツシュ装置に関するも
のである。
従来、メモリのリフレッシュ方式には、（１）タイマー
割込等を用い、ＣＰＵが、メモリに対して読込み動作（
以下、リードという。）を一定の連続番地（以下、アド
レスという。）に対して定期的にくシ返し行なう方法、
（２）リフレッシュ用の専用回路をメモリに持たせる方
法、（３）ダイレクト・メモリアクセス・コントローラ
（以下、ＤＭＡＣという。）を用いて行なう方法などが
知られている。
割込等を用い、ＣＰＵが、メモリに対して読込み動作（
以下、リードという。）を一定の連続番地（以下、アド
レスという。）に対して定期的にくシ返し行なう方法、
（２）リフレッシュ用の専用回路をメモリに持たせる方
法、（３）ダイレクト・メモリアクセス・コントローラ
（以下、ＤＭＡＣという。）を用いて行なう方法などが
知られている。
これらのりフンッシュ方式は、全て定期的なリフレッシ
ュが必ず行なわれるもので６＃、ＣＰＵやＤＭＡＣのよ
うなメモリアクセス手段が、メモリに対してリフレッシ
ュ以外に行なうアクセスの形式（アクセスアドレスの連
続性と周期）には何んらの考慮がはられれていないもの
である。
ュが必ず行なわれるもので６＃、ＣＰＵやＤＭＡＣのよ
うなメモリアクセス手段が、メモリに対してリフレッシ
ュ以外に行なうアクセスの形式（アクセスアドレスの連
続性と周期）には何んらの考慮がはられれていないもの
である。
すなわち、リフレッシュにより、メモリが専有されてい
る間、前記アクセス手段は、メモリに対して記憶内容の
読出しや更新という有効なアクセスを行なうことができ
ず、前記アクセス手段の動作の効率が、メモリがリフレ
ッシュに専有される分だけ低下していた。
る間、前記アクセス手段は、メモリに対して記憶内容の
読出しや更新という有効なアクセスを行なうことができ
ず、前記アクセス手段の動作の効率が、メモリがリフレ
ッシュに専有される分だけ低下していた。
ここで、前記のＤＭＡＣを用いたリフレッシュ方式を詳
しく述べである文献としては、米国のＢＹＴＥ ｐｕｂ
ｌｉｃａｔｉｏｎｓ Ｉｎ、ｃのＢＹＴＥ 、Ｎｏｖｅ
ｍｂｅｒ 。
しく述べである文献としては、米国のＢＹＴＥ ｐｕｂ
ｌｉｃａｔｉｏｎｓ Ｉｎ、ｃのＢＹＴＥ 、Ｎｏｖｅ
ｍｂｅｒ 。
１９８２（１９８２年）における°’ Ｂｕｉｌｄ ｔ
ｈｅＣｉｒｃｕｉｔ Ｃｅ１ｌｅｒ ＭＰＸ−１６（：
：ｏｍｐｕｔｅｒ ｓｙｓｔｅｍ”がある。
ｈｅＣｉｒｃｕｉｔ Ｃｅ１ｌｅｒ ＭＰＸ−１６（：
：ｏｍｐｕｔｅｒ ｓｙｓｔｅｍ”がある。
本発明は、従来のリフレッシュ方式のもつ、上記のよう
な問題点を解決し、前記アクセス手段の動作効率を向上
できるリフレッシュ方式に係るものの提供を、その目的
とするものである。
な問題点を解決し、前記アクセス手段の動作効率を向上
できるリフレッシュ方式に係るものの提供を、その目的
とするものである。
本発明に係るメモリリフレッシュ装置は、記憶内容を保
持するために定期的なリフレッシュが必要なメモリと、
当該メモリのリフレッシュを行なう手段と、当該メモリ
の記憶内容の読出し書込みを行なう手段とを備えた回路
において、前記メモリの連続した番地に対する読出しあ
るいは薔込みを行なう際に、その読出しあるいは書込み
の開始および終了に対応して上記のリフレッシュ動作を
停止、再開する手段を具備せしめたものである。
持するために定期的なリフレッシュが必要なメモリと、
当該メモリのリフレッシュを行なう手段と、当該メモリ
の記憶内容の読出し書込みを行なう手段とを備えた回路
において、前記メモリの連続した番地に対する読出しあ
るいは薔込みを行なう際に、その読出しあるいは書込み
の開始および終了に対応して上記のリフレッシュ動作を
停止、再開する手段を具備せしめたものである。
なお補足すると、次のとおシである。
本発明は、メモリを構成している記憶素子であるＤＲＡ
Ｍの記憶内容の保持が、ＤＲＡＭのリフレッシュ条件（
アドレスの連続性と、＜シ返し周期）、例えばモジュロ
１２８（下位アドレスが０〜１２７まで）のアドレスを
２ｍｓ以内で〈シ返えすという条件を満足すれば、一般
のアクセスを行なうことによシできるということに着目
し、メモリのアクセス手段が、上記リフレッシュ条件を
満足しながら、メモリをアクセスしている間、メモリの
りフレツンユ動作を停止し、リフレッシュによるメモリ
の専有時間をなくシ、メモリを、全時間にわたりメモリ
アクセス手段からのアクセスに対して開放するようにし
たものである。
Ｍの記憶内容の保持が、ＤＲＡＭのリフレッシュ条件（
アドレスの連続性と、＜シ返し周期）、例えばモジュロ
１２８（下位アドレスが０〜１２７まで）のアドレスを
２ｍｓ以内で〈シ返えすという条件を満足すれば、一般
のアクセスを行なうことによシできるということに着目
し、メモリのアクセス手段が、上記リフレッシュ条件を
満足しながら、メモリをアクセスしている間、メモリの
りフレツンユ動作を停止し、リフレッシュによるメモリ
の専有時間をなくシ、メモリを、全時間にわたりメモリ
アクセス手段からのアクセスに対して開放するようにし
たものである。
本発明に係るメモＩＪ ＩＪフレッシュ装置の実施例を
、各図を参照して説明する。
、各図を参照して説明する。
第１図は、本発明の一実施例に係るリフレッシュ回路を
用いた制御部の構成図、第２図は、そのリフレッシュコ
ントロールレジスタへのコマンド書込みのフロー図、第
３図は、リフレッシュ回路の動作タイミング図、第４図
は、リフレッシュカウンタの動作説明図である。
用いた制御部の構成図、第２図は、そのリフレッシュコ
ントロールレジスタへのコマンド書込みのフロー図、第
３図は、リフレッシュ回路の動作タイミング図、第４図
は、リフレッシュカウンタの動作説明図である。
すなわち、まず、第１図で、制御部全体の制御を行なう
中央処理装置に係るＣＰＵ１と、少なくとも一つの周辺
制御部１００とが、ＣＰＵバス２と、ＣＰＵＩが周辺制
御部１００にアクセスできることを示す信号几ＤＹを伝
送するＣＰＵ制御の信号線３と同４とによシ接続されて
いる。
中央処理装置に係るＣＰＵ１と、少なくとも一つの周辺
制御部１００とが、ＣＰＵバス２と、ＣＰＵＩが周辺制
御部１００にアクセスできることを示す信号几ＤＹを伝
送するＣＰＵ制御の信号線３と同４とによシ接続されて
いる。
そして、周辺制御部１００は、次のもので構成される。
（１） ＣＰ Ｕ ’１が周辺制御部１００の内部バ
ス２４の制御権を要求していることを表わす信号ＲＥＱ
の発生回路であるデコーダ１０゜ （２）信号Ｒ，ＥＱをデコーダ１０からバスアービタ１
１に伝送する信号線２１゜ （３）ＣＰＵＩからＣＰＵバス２とバスアービタ１１と
内部バス２４を介して書込まれる後述のリフレッシュカ
ウンタ１３のカウント動作の停止、再開指示を保持して
おくリフレッシュコントロールレジスタ１２゜ （４）ソのリフレッシュコントロールレジスタ１２に保
持されているコマンドによシ、次に述べるリフレッシュ
カウンタ１３のカウント動作の制御を行なう信号を伝送
する信号線２５゜（５） カウント動作を行ない、あ
る値になるとメモリに係る後述のＤＲＡＭＩ ６のリフ
レッシュ動作要求信号であるＤＲＥＱＩを、カウンタク
リヤ信号が信号線２７を介して印加されるまで、信号線
２６を介してＤＭＡＣ１７に送出し続けるリフレッシュ
カウンタ１３゜ （６）信号線２９と同３２とを介して印加されるＤＭＡ
Ｃ１７の動作を表わす信号であるＤＭＡＣ１７Ｄ Ａ
ＣＫ Ｏの値によ）前記のリフレッシュカウンタ１３へ
のクリヤ信号を信号線２７を介して当該リフレッシュカ
ウンタ１３へ送出するリセット信号生成部に係るクリヤ
信号生成部２０゜（７）記憶内容を保持するために定期
的なリフレッシュが必要なメモリに係るＤＲ，ＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）１６が記憶
素子として用いられていて、当該ＤＲＡＭ１６のコント
ロール信号を、内部バス２４と、信号線２８あるいは同
２９とを介して印加されるアドレス等の信号と、アクセ
スあるいはリフレッシュ信号とにより発生し、ＣＰＵＩ
やＤＭＡＣ１７のようなメモリアクセス手段によシ要求
される、Ｄｌｌ、ＡＭ１６からの情報の読出しや。
ス２４の制御権を要求していることを表わす信号ＲＥＱ
の発生回路であるデコーダ１０゜ （２）信号Ｒ，ＥＱをデコーダ１０からバスアービタ１
１に伝送する信号線２１゜ （３）ＣＰＵＩからＣＰＵバス２とバスアービタ１１と
内部バス２４を介して書込まれる後述のリフレッシュカ
ウンタ１３のカウント動作の停止、再開指示を保持して
おくリフレッシュコントロールレジスタ１２゜ （４）ソのリフレッシュコントロールレジスタ１２に保
持されているコマンドによシ、次に述べるリフレッシュ
カウンタ１３のカウント動作の制御を行なう信号を伝送
する信号線２５゜（５） カウント動作を行ない、あ
る値になるとメモリに係る後述のＤＲＡＭＩ ６のリフ
レッシュ動作要求信号であるＤＲＥＱＩを、カウンタク
リヤ信号が信号線２７を介して印加されるまで、信号線
２６を介してＤＭＡＣ１７に送出し続けるリフレッシュ
カウンタ１３゜ （６）信号線２９と同３２とを介して印加されるＤＭＡ
Ｃ１７の動作を表わす信号であるＤＭＡＣ１７Ｄ Ａ
ＣＫ Ｏの値によ）前記のリフレッシュカウンタ１３へ
のクリヤ信号を信号線２７を介して当該リフレッシュカ
ウンタ１３へ送出するリセット信号生成部に係るクリヤ
信号生成部２０゜（７）記憶内容を保持するために定期
的なリフレッシュが必要なメモリに係るＤＲ，ＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）１６が記憶
素子として用いられていて、当該ＤＲＡＭ１６のコント
ロール信号を、内部バス２４と、信号線２８あるいは同
２９とを介して印加されるアドレス等の信号と、アクセ
スあるいはリフレッシュ信号とにより発生し、ＣＰＵＩ
やＤＭＡＣ１７のようなメモリアクセス手段によシ要求
される、Ｄｌｌ、ＡＭ１６からの情報の読出しや。
ＤＲＡＭＩ６への情報の書込みという処理をメモリコン
トローラ１５．内部バス３０によって行なっているメモ
リ部５０゜ （８）そのメモリ部５０がＣＰＵＩやＤＭＡＣ１７など
のようなメモリアクセス手段によシアクセスされること
を検出して信号線２８を介しメモリコントローラ１５に
当該検出を通知する信号アクセスを印加するメモリデコ
ーダ１４゜（９）前記のメモリ部５０と１１０（入出力
機器）１８との間の情報の転送をＣＰＵＩの介在なしに
内部バス２４を介して行なうための連続したメモリアド
レスと、そのリード／ライト制御信号と、データ転送を
要求している複数のｉｌｏに対しその内の一つのｉ ／
Ｏに対する応答信号（ＤＡＣＫＯ等）と、リード／ラ
イト信号とを発生する機能を持ち、データ転送に際して
バスアービタ１１に内部バス２４の専有を要求すること
を指示するＨＲＥＱ信号を信号線２２を介して送出し、
内部バス専有許可信号であるＨ Ａ ＣＫ信号が信号線
２３により印加されたことを確認後、情報の転送を行な
う既述のＤＭＡＣ１７゜ αＯ周辺装置１９と信号線３３を介して情報の送受を行
ない、その転送の際の情報のメモリ部５０への書込みや
メモリ部５０からの読出しをＤＭＡＣ１７を用いて行な
うことを要求する信号ＤＲＥＱ０を信号＃Ｉ３１を介’
Ｌ、 テＤ Ｍ Ａ Ｃ１７に送出し、信号線３２を介
して印加されるＤＭＡＣ１７による１１０１８への応答
信号によジ、メモリ部５０との間で情報の転送を行なう
ｉｌｏ １ｓ。
トローラ１５．内部バス３０によって行なっているメモ
リ部５０゜ （８）そのメモリ部５０がＣＰＵＩやＤＭＡＣ１７など
のようなメモリアクセス手段によシアクセスされること
を検出して信号線２８を介しメモリコントローラ１５に
当該検出を通知する信号アクセスを印加するメモリデコ
ーダ１４゜（９）前記のメモリ部５０と１１０（入出力
機器）１８との間の情報の転送をＣＰＵＩの介在なしに
内部バス２４を介して行なうための連続したメモリアド
レスと、そのリード／ライト制御信号と、データ転送を
要求している複数のｉｌｏに対しその内の一つのｉ ／
Ｏに対する応答信号（ＤＡＣＫＯ等）と、リード／ラ
イト信号とを発生する機能を持ち、データ転送に際して
バスアービタ１１に内部バス２４の専有を要求すること
を指示するＨＲＥＱ信号を信号線２２を介して送出し、
内部バス専有許可信号であるＨ Ａ ＣＫ信号が信号線
２３により印加されたことを確認後、情報の転送を行な
う既述のＤＭＡＣ１７゜ αＯ周辺装置１９と信号線３３を介して情報の送受を行
ない、その転送の際の情報のメモリ部５０への書込みや
メモリ部５０からの読出しをＤＭＡＣ１７を用いて行な
うことを要求する信号ＤＲＥＱ０を信号＃Ｉ３１を介’
Ｌ、 テＤ Ｍ Ａ Ｃ１７に送出し、信号線３２を介
して印加されるＤＭＡＣ１７による１１０１８への応答
信号によジ、メモリ部５０との間で情報の転送を行なう
ｉｌｏ １ｓ。
αの デコーダ１０から信号線２１を介して印加される
Ｃ Ｐ 、Ｕ １の内部バス２４の専有要求信号Ｒ，Ｅ
ＱやＤＭＡＣ１７から信号線２２を介して印加されるＤ
ＭＡＣ１７の内部バス２４の専有要求信号ＨＲＥ Ｑに
より、ＣＰＵＩとＤＭＡＣ１７との間の内部バス２４専
有の可否に係る判定を行ない、ＣＰＵバス２と内部バス
２４との接断制御を行なうバスアービタ１１゜ しかして、上記の少なくともリフレッシュカウンタ１３
とＤＭＡＣとは、ＤＲＡＭＩ６のリフレッシュを行なう
手段に相当し、ＣＰＵ’ｌとＤＭＡＣ１７とは、ＤＲＡ
ＭＩ６の記憶内容の読出し書込みを行なう手段に相当し
、またリフレッシュコントロールレジスタ１２は、ＤＲ
ＡＭＩ６の連続した番地に対する読出しあるいは書込み
を行なう際に、その読出しあるいは書込みの開始および
終了に対応して上記のリフレッシュ動作を停止、再開す
る手段に相当し、これらとＤＲＡＭＩ６とでリフレッシ
ュ回路を構成しているものである。
Ｃ Ｐ 、Ｕ １の内部バス２４の専有要求信号Ｒ，Ｅ
ＱやＤＭＡＣ１７から信号線２２を介して印加されるＤ
ＭＡＣ１７の内部バス２４の専有要求信号ＨＲＥ Ｑに
より、ＣＰＵＩとＤＭＡＣ１７との間の内部バス２４専
有の可否に係る判定を行ない、ＣＰＵバス２と内部バス
２４との接断制御を行なうバスアービタ１１゜ しかして、上記の少なくともリフレッシュカウンタ１３
とＤＭＡＣとは、ＤＲＡＭＩ６のリフレッシュを行なう
手段に相当し、ＣＰＵ’ｌとＤＭＡＣ１７とは、ＤＲＡ
ＭＩ６の記憶内容の読出し書込みを行なう手段に相当し
、またリフレッシュコントロールレジスタ１２は、ＤＲ
ＡＭＩ６の連続した番地に対する読出しあるいは書込み
を行なう際に、その読出しあるいは書込みの開始および
終了に対応して上記のリフレッシュ動作を停止、再開す
る手段に相当し、これらとＤＲＡＭＩ６とでリフレッシ
ュ回路を構成しているものである。
本実施例を構成している上記のＤＭＡＣ１７は、一般に
ＬＳＩとして、ここに述べた動作と機能を果すものが公
知であシ、バスアービタ１１の構成も一般的なものであ
るのでこれ以上の詳細については説明を省略する。
ＬＳＩとして、ここに述べた動作と機能を果すものが公
知であシ、バスアービタ１１の構成も一般的なものであ
るのでこれ以上の詳細については説明を省略する。
次に、上記の構成を持つ制御部におけるリフレッシュ動
作について説明する。
作について説明する。
第３図に、その経過を矢印で示しているように、リフレ
ッシュカウンタ１３よシリフレッシュ動作要求信号ＤＲ
，ＥＱＩが信号線２６を介してＤＭＡＣ１７に印加され
ると、ＤＭＡＣ１７は、その内部バス２４の専有要求信
号であるＨＲＥＱ信号を信号線２２を介してバスアービ
タ１１に送出する。
ッシュカウンタ１３よシリフレッシュ動作要求信号ＤＲ
，ＥＱＩが信号線２６を介してＤＭＡＣ１７に印加され
ると、ＤＭＡＣ１７は、その内部バス２４の専有要求信
号であるＨＲＥＱ信号を信号線２２を介してバスアービ
タ１１に送出する。
このＨＲＥＱ信号を受けたバスアービタ１１は、内部バ
ス２４のＤＭＡＣ１７の専有の可否について判定し、専
有が可能になってから、内部バス専有許可信号であるＨ
ＡＣＫ信号を信号線２３を介しＤＭＡＣ１７へ送出する
。
ス２４のＤＭＡＣ１７の専有の可否について判定し、専
有が可能になってから、内部バス専有許可信号であるＨ
ＡＣＫ信号を信号線２３を介しＤＭＡＣ１７へ送出する
。
ＤＭＡＣ１７は、ＨＡＣＫ信号を受けてＤＲＥＱ１信号
に対する応答信号ＤＡＣＫ１を信号線２９を介してクリ
ヤ信号生成部２０とメモリコントローラ１５へ送出する
。
に対する応答信号ＤＡＣＫ１を信号線２９を介してクリ
ヤ信号生成部２０とメモリコントローラ１５へ送出する
。
このＤ Ａ ＣＫ １信号によシ、クリヤ信号生成部２
０ば、リフレッシュカウンタ１３にクリヤ信号を信号線
２６を介して印加する。これによりリフレッシュカウン
タ１３はクリヤされリフレッシュ要求信号ＤＲＥＱＩは
解除される。
０ば、リフレッシュカウンタ１３にクリヤ信号を信号線
２６を介して印加する。これによりリフレッシュカウン
タ１３はクリヤされリフレッシュ要求信号ＤＲＥＱＩは
解除される。
また同時に、メモリコントローラ１５に印加されたＤ
Ａ ＣＫ １信号は、そのメモリコントローラ１５に、
ＤＡＣＫＩ信号が印加されている間のＤＭＡＣ１７によ
るメモリ部５０へのアクセスはメモリリフレッシュ動作
でるることを知らしめ、メモリデコーダ１４からのメそ
りコントローラ１５に印加されるＤＭＡＣ１７のメモリ
部５０へのアクセス信号により、メモリコントローラ１
５は、ＤＲＡＭ１６のリフレッシュ動作を行なうもので
ある。
Ａ ＣＫ １信号は、そのメモリコントローラ１５に、
ＤＡＣＫＩ信号が印加されている間のＤＭＡＣ１７によ
るメモリ部５０へのアクセスはメモリリフレッシュ動作
でるることを知らしめ、メモリデコーダ１４からのメそ
りコントローラ１５に印加されるＤＭＡＣ１７のメモリ
部５０へのアクセス信号により、メモリコントローラ１
５は、ＤＲＡＭ１６のリフレッシュ動作を行なうもので
ある。
そして、リフレッシュ動作がｉ了してＤＡＣＫＩ信号が
解除されると、リフレッシュカウンタ１３のクリヤが解
除され、リフレッシュカウンタ１３はカウント動作を開
始する。カウント値が一定値になると、再度、ＤＲＥＱ
１信号が送出され、前述の動作をくシ返し、メモリのリ
フレッシュ動作を行なうものである。
解除されると、リフレッシュカウンタ１３のクリヤが解
除され、リフレッシュカウンタ１３はカウント動作を開
始する。カウント値が一定値になると、再度、ＤＲＥＱ
１信号が送出され、前述の動作をくシ返し、メモリのリ
フレッシュ動作を行なうものである。
この動作を第４図Ａ部のごとくくり返すことによシ、メ
モリの記憶内容を保持することができるものである。
モリの記憶内容を保持することができるものである。
しかして、このようなリフレッシュ動作をしている制御
部において、一般にスｌ−ＩＪングといわれている、メ
モリ部５０内の連続したアドレスに格納されている情報
を他のアドレスのメモリに高速で転送する処理や、メモ
リ部５０内の連続したアドレスに格納されている情報を
１１０１８に転送したシ、また１１０１ｓから転送され
てくる情報をメモリ部５０内の連続したアドレスに格納
する処理は、一般のコンピュータシステムではよく用い
られている。
部において、一般にスｌ−ＩＪングといわれている、メ
モリ部５０内の連続したアドレスに格納されている情報
を他のアドレスのメモリに高速で転送する処理や、メモ
リ部５０内の連続したアドレスに格納されている情報を
１１０１８に転送したシ、また１１０１ｓから転送され
てくる情報をメモリ部５０内の連続したアドレスに格納
する処理は、一般のコンピュータシステムではよく用い
られている。
特に、高速のデータ転送を必要とする外部記憶装置とし
て、ディスク装置を持つシステムでは、必須な処理であ
る。
て、ディスク装置を持つシステムでは、必須な処理であ
る。
このような場合のメモリ部５０へのアクセスに注目する
と、第４図のＢあるいはＣのように、ＤＩ’ｔ、ＡＭ１
６のリフレッシュ条件を満足したアクセスとなっている
ことが多い。
と、第４図のＢあるいはＣのように、ＤＩ’ｔ、ＡＭ１
６のリフレッシュ条件を満足したアクセスとなっている
ことが多い。
したがって、ＣＰＵ１によるストリング処理が行なわれ
る場合は、第２図のようなフローに従って、ストリング
転送処理以前に、当該ストｌ）ング処理によるメモリ部
５０へのアクセスがＤＲＡＭ１６のリフレッシュ条件を
満足するかどうかを判定しく発明の概要のところの補足
説明で既述した）、条件を満足している場合は、ＣＰＵ
Ｉよりリフレッシュコントロールレジスタ１２にリフレ
ツブユ停止指令を書込み、ストリング処理を行なう。
る場合は、第２図のようなフローに従って、ストリング
転送処理以前に、当該ストｌ）ング処理によるメモリ部
５０へのアクセスがＤＲＡＭ１６のリフレッシュ条件を
満足するかどうかを判定しく発明の概要のところの補足
説明で既述した）、条件を満足している場合は、ＣＰＵ
Ｉよりリフレッシュコントロールレジスタ１２にリフレ
ツブユ停止指令を書込み、ストリング処理を行なう。
するト、リフレッシュコントロールレジスタ１２に、リ
フンツシュ停止コマンドが書込まれた時点、で、リフレ
ッシュカウンタ１３の動作が停止し、第４図のＢ部のご
とく、メモリ部５０のリフレッシュ動作が停止し、メモ
リ部５０がＣＰＵ１９）ストリング処理のアクセスに対
して開放される。
フンツシュ停止コマンドが書込まれた時点、で、リフレ
ッシュカウンタ１３の動作が停止し、第４図のＢ部のご
とく、メモリ部５０のリフレッシュ動作が停止し、メモ
リ部５０がＣＰＵ１９）ストリング処理のアクセスに対
して開放される。
これにより、ストリング処理が、メモリ部５０のリフレ
ッシュで中断されることがなくなり、ストリング処理の
効率が向上する。ストリング処理中は、ＣＰＵＩのアク
セスが周期的に、かつ連続アドレスに対して行なわれる
ので、ＣＰＵ１のアクセスにより、メモリ部５０内の情
報は保持される。
ッシュで中断されることがなくなり、ストリング処理の
効率が向上する。ストリング処理中は、ＣＰＵＩのアク
セスが周期的に、かつ連続アドレスに対して行なわれる
ので、ＣＰＵ１のアクセスにより、メモリ部５０内の情
報は保持される。
ストリンク処理終了後、リフレッシュコントロ−ルレジ
スタ１２に、ＣＰＵ１が再開指令を書込むことにより、
リフレッシュカウンタ１３は、動作を再開し、第４図に
示すごとく、再びメモリ部５０のリフレッシュが始まる
ものである。
スタ１２に、ＣＰＵ１が再開指令を書込むことにより、
リフレッシュカウンタ１３は、動作を再開し、第４図に
示すごとく、再びメモリ部５０のリフレッシュが始まる
ものである。
また、第４図の０部のように、ＤＭＡＣ１７によりメモ
リ部５０が周期的にアクセスされる場合は、その該当処
理動作を表わす信号ＤＡＣＫＯを信号線３２を介してク
リヤ信号生成部２０に印加することによシ、リフレッシ
ュカウンタ１３をクリヤし続け、ＤＲＡＭＩ ６のリフ
レッシュ条件ｔ−満足するＤＭＡＣ１７によるアクセス
が行なわれている間、リフレッシュ要求信号ＤＲＥＱＩ
の発生を禁止し、リフレッシュ動作を停止し、メモリ部
５０をＤＭＡＣ１７に対し開放する。
リ部５０が周期的にアクセスされる場合は、その該当処
理動作を表わす信号ＤＡＣＫＯを信号線３２を介してク
リヤ信号生成部２０に印加することによシ、リフレッシ
ュカウンタ１３をクリヤし続け、ＤＲＡＭＩ ６のリフ
レッシュ条件ｔ−満足するＤＭＡＣ１７によるアクセス
が行なわれている間、リフレッシュ要求信号ＤＲＥＱＩ
の発生を禁止し、リフレッシュ動作を停止し、メモリ部
５０をＤＭＡＣ１７に対し開放する。
これにより、データ転送動作がメモリ部５０の、 リ
フレッシュ動作で中断されることがなくなって、１１０
１８とメモリ部５０との間のデータ転送の効率が向上す
るものである。
フレッシュ動作で中断されることがなくなって、１１０
１８とメモリ部５０との間のデータ転送の効率が向上す
るものである。
そして、前記のデータ転送中は、ＤＭＡＣ１７のアクセ
スによりメモリ部５０内の情報は保持される。
スによりメモリ部５０内の情報は保持される。
また、第４図の０部のようにＤＭＡＣ１７がメモリ部５
０と１１０１ｓとの間で情報の転送を行なう間隙をぬっ
て、ＣＰＵ１が内部ノくス２４を専有し、メモリ部５０
に対してアクセスをするような処理を行なう場合、従来
、メモリ部５０のリフレッシュのために一部が専有され
ていた該間隙を、全てＣＰＵＩのアクセスのためにあて
ることが可能となシ、ＤＭＡＣ１７とＣＰＵＩのメモリ
部５０への同時アクセスの効率も向上するものである。
０と１１０１ｓとの間で情報の転送を行なう間隙をぬっ
て、ＣＰＵ１が内部ノくス２４を専有し、メモリ部５０
に対してアクセスをするような処理を行なう場合、従来
、メモリ部５０のリフレッシュのために一部が専有され
ていた該間隙を、全てＣＰＵＩのアクセスのためにあて
ることが可能となシ、ＤＭＡＣ１７とＣＰＵＩのメモリ
部５０への同時アクセスの効率も向上するものである。
本発明によれば、定期的なリフレッシュの必要なりＲＡ
Ｍで構成されたメモリを持つ制御部のＣＰＵやＤＭＡＣ
などのようなメモリアクセス手段の動作の効率を、メモ
リアクセス手段のアクセス形式を考慮し、向上させる手
段を提供できるものである。
Ｍで構成されたメモリを持つ制御部のＣＰＵやＤＭＡＣ
などのようなメモリアクセス手段の動作の効率を、メモ
リアクセス手段のアクセス形式を考慮し、向上させる手
段を提供できるものである。
第１図は、本発明の一実施例に係るリフレッシュ回路を
用いた制御部の構成図、第２図は、そのリフレッシュコ
ントロールレジスタへのコマンド書込みのフロー図、第
３図は、リフレッシュ回路の動作タイミング図、第４図
は、リフレッシュカウンタの動作説明図である。 １・・・ＣＰＵ、’２・・・ＣＰＵバス、３，４・・・
ＣＰＵ制御の信号線、１０・・・デコーダ、１１・・・
バスアービタ、１２・・・リフレッシュコントロールレ
ジスタ、１３・・・リフレッシュカウンタ、１４・・・
メモリデコーダ、１５・・・メモリコントローラ、１６
・・・ＤＲＡＭ。 １７・・・ＤＭＡＣ，１８・・・ｉｌｏ、１９・・・周
辺装置、２０・・・クリヤ信号生成部、２１，２２，２
３゜２５．２６，２７，２８，２９，３１，３２゜３３
・・・信号線、２４．３０・・・内部バス、５０・・・
メ名３図 手続補正書（ガ入） 昭和ｓ’７年７年月２月 ２日庁長官 殿 事件の表示 昭和５ゾ斗特許願第１Δｂ４７７号 補正をする者 事件との関係 特許出願人
用いた制御部の構成図、第２図は、そのリフレッシュコ
ントロールレジスタへのコマンド書込みのフロー図、第
３図は、リフレッシュ回路の動作タイミング図、第４図
は、リフレッシュカウンタの動作説明図である。 １・・・ＣＰＵ、’２・・・ＣＰＵバス、３，４・・・
ＣＰＵ制御の信号線、１０・・・デコーダ、１１・・・
バスアービタ、１２・・・リフレッシュコントロールレ
ジスタ、１３・・・リフレッシュカウンタ、１４・・・
メモリデコーダ、１５・・・メモリコントローラ、１６
・・・ＤＲＡＭ。 １７・・・ＤＭＡＣ，１８・・・ｉｌｏ、１９・・・周
辺装置、２０・・・クリヤ信号生成部、２１，２２，２
３゜２５．２６，２７，２８，２９，３１，３２゜３３
・・・信号線、２４．３０・・・内部バス、５０・・・
メ名３図 手続補正書（ガ入） 昭和ｓ’７年７年月２月 ２日庁長官 殿 事件の表示 昭和５ゾ斗特許願第１Δｂ４７７号 補正をする者 事件との関係 特許出願人
Claims (1)
- 【特許請求の範囲】 １、記憶内容を保持するために定期的なリフレツシユが
必要なメモリと、当該メモリのリフレッシュを行なう手
段と、当該メモリの記憶内容の読出し書込みを行なう手
段とを備えた回路において、前記メモリの連続した番地
に対する読出しあるいは書込みを行なう際に、その読出
しあるいは書込みの開始および終了に対応して上記のリ
フレッシュ動作を停止、再開する手段を具備せしめたこ
とを特徴とするメモリリフレッシュ装置。 ２、特許請求の範囲第１項記載のものにおいて、記憶内
容を保持するために定期的なリフレッシュが必要なメモ
リをダイナミック・ランダム・アクセス・メモリとし、
このメモリのリフレッシュを行なう手段を、少なくとも
ダイレクトメモリ・アクセス・コントローラとリフレッ
シュカウンタとで構成し、上記メモリの記憶内容の読出
し書込みを行なう手段を中央処理装置とダイレクトメモ
リ・アクセス・コントローラとで構成するとともに、上
記メモリの連続した番地に対する読出しあるいは書込み
の開始および終了に対応してリフレッシュ動作を停止、
再開する手段をリフレッシュコントロールレジスタとし
たものであるメモリリフレッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166497A JPS6145493A (ja) | 1984-08-10 | 1984-08-10 | メモリリフレツシユ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166497A JPS6145493A (ja) | 1984-08-10 | 1984-08-10 | メモリリフレツシユ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145493A true JPS6145493A (ja) | 1986-03-05 |
Family
ID=15832457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166497A Pending JPS6145493A (ja) | 1984-08-10 | 1984-08-10 | メモリリフレツシユ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06282260A (ja) * | 1992-05-20 | 1994-10-07 | Matsushita Graphic Commun Syst Inc | 表示システム及び表示制御装置 |
-
1984
- 1984-08-10 JP JP59166497A patent/JPS6145493A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06282260A (ja) * | 1992-05-20 | 1994-10-07 | Matsushita Graphic Commun Syst Inc | 表示システム及び表示制御装置 |
| JP3150416B2 (ja) * | 1992-05-20 | 2001-03-26 | 松下電送システム株式会社 | 表示制御装置 |
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