JPS59175091A - リフレツシユ制御方式 - Google Patents
リフレツシユ制御方式Info
- Publication number
- JPS59175091A JPS59175091A JP58047058A JP4705883A JPS59175091A JP S59175091 A JPS59175091 A JP S59175091A JP 58047058 A JP58047058 A JP 58047058A JP 4705883 A JP4705883 A JP 4705883A JP S59175091 A JPS59175091 A JP S59175091A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- refresh
- write
- read
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子計算機の記憶装置として用いられるダイナ
ミックＲＡＭのリフレッシュ制御方式に関する。
ミックＲＡＭのリフレッシュ制御方式に関する。
ダイナミックＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）は半導体メモリの中でも最も集私度が高
く、ビット当りの価格も最も安い。従ってダイナミック
ＲＡＭは多くの記憶装置に使用されている。第１図は成
るインターフェースバスに接続された記憶装置の一例を
示している。インターフェースバス（１）は、１６ピツ
ートの双方向性データバス（２）、ＡＤ （Ａｄｄ ｒ
ｅ ｓ ５Ｓｔｒｏｂｅ）信号線、ＲＤ （Ｒｅａｄ
５ｔｒｏｂｅ）信号線ＪＷＴ（Ｗｒｉｔｅ ５ｔｒｏ
ｂｅ ）信号線から成っている。記憶装置（３）はダイ
ナミックＲＡＲＩＩで構成され、与えられた１６ビツト
のアドレスに対応する番地に対して１６ビツトデ一タ単
位で書込み及び読出し動作が行なわれる。第２図に第１
図の記憶装置に対する書込み動作、読出し動作のタイミ
ングを示す。書込み動作に於ては、Ｔ１の期間で、書込
みアドレスが１６ピツトのデータバス（２）を介して送
られて来る。この時ｎ信号がローレベルになシ、データ
バス（２）にアドレスが送られて来ていることを知らせ
る。
Ｍｅｍｏｒｙ）は半導体メモリの中でも最も集私度が高
く、ビット当りの価格も最も安い。従ってダイナミック
ＲＡＭは多くの記憶装置に使用されている。第１図は成
るインターフェースバスに接続された記憶装置の一例を
示している。インターフェースバス（１）は、１６ピツ
ートの双方向性データバス（２）、ＡＤ （Ａｄｄ ｒ
ｅ ｓ ５Ｓｔｒｏｂｅ）信号線、ＲＤ （Ｒｅａｄ
５ｔｒｏｂｅ）信号線ＪＷＴ（Ｗｒｉｔｅ ５ｔｒｏ
ｂｅ ）信号線から成っている。記憶装置（３）はダイ
ナミックＲＡＲＩＩで構成され、与えられた１６ビツト
のアドレスに対応する番地に対して１６ビツトデ一タ単
位で書込み及び読出し動作が行なわれる。第２図に第１
図の記憶装置に対する書込み動作、読出し動作のタイミ
ングを示す。書込み動作に於ては、Ｔ１の期間で、書込
みアドレスが１６ピツトのデータバス（２）を介して送
られて来る。この時ｎ信号がローレベルになシ、データ
バス（２）にアドレスが送られて来ていることを知らせ
る。
記憶装置はとのＡＤ倍信号データバスからのアドレスを
記憶装置内のアドレスレジスタ（図示なし）に保持する
、Ｔ２の期間で書込みデータが１６ビツトのデータバス
から送られて来る。このときＷＴ倍信号ローレベルにな
り、記憶装置はＴ１で設定されたアドレスに対して、デ
ータバス上の書込みデータをダイナミックＲＡＭに書込
む。読出し動作に於ては、書込み時と同様にＴ３で読出
しアドレスが記憶装置内のアドレスレジスタに設定され
Ｔ４でそのアドレス内容を読み、データバス上に送る。
記憶装置内のアドレスレジスタ（図示なし）に保持する
、Ｔ２の期間で書込みデータが１６ビツトのデータバス
から送られて来る。このときＷＴ倍信号ローレベルにな
り、記憶装置はＴ１で設定されたアドレスに対して、デ
ータバス上の書込みデータをダイナミックＲＡＭに書込
む。読出し動作に於ては、書込み時と同様にＴ３で読出
しアドレスが記憶装置内のアドレスレジスタに設定され
Ｔ４でそのアドレス内容を読み、データバス上に送る。
以上のＲ９明の如く、この記憶装置のインターフェース
はアドレスとデータが同一の双方向性データバス全使用
している。このような方法はインターフェース信号数を
減少させるためよく用いられる。
はアドレスとデータが同一の双方向性データバス全使用
している。このような方法はインターフェース信号数を
減少させるためよく用いられる。
しかし乍ら上記ダイナミックＲＡＭには記憶を維持−す
るためのリフレッシュサイクルが必要であり、そのリフ
レッシュサイクルは一定時間毎に行なわなければならな
いのでその間、読出し又は書込みが出来ないという欠点
がちる。
るためのリフレッシュサイクルが必要であり、そのリフ
レッシュサイクルは一定時間毎に行なわなければならな
いのでその間、読出し又は書込みが出来ないという欠点
がちる。
ダイナミックＲＡＭに対するリフレッシュのために従来
は、記憶装置の内部に、定期的にリフレッシュ要求全発
生させるタイマーを持ち、このリフレッシュ要求が発生
する毎にダイナミックＲＡＭのリフレッシュサイクルを
実施していた。しかし１、リフレッシュ要求が発生した
とき、丁でにＲＡＭに対して書込みサイクル又は読出し
サイクルが実施されていれば、リフレッシュサイクルは
書込み又は読出しサイクルが終了するまで待たされるこ
とになる。又逆に、リフレッシュサイクル実施中に書込
み又は読出しサイクルの要求が発生した場合は、リフレ
ッシュサイクルが終了するまで書込み又は読出しサイク
ルは待たされることになる。
は、記憶装置の内部に、定期的にリフレッシュ要求全発
生させるタイマーを持ち、このリフレッシュ要求が発生
する毎にダイナミックＲＡＭのリフレッシュサイクルを
実施していた。しかし１、リフレッシュ要求が発生した
とき、丁でにＲＡＭに対して書込みサイクル又は読出し
サイクルが実施されていれば、リフレッシュサイクルは
書込み又は読出しサイクルが終了するまで待たされるこ
とになる。又逆に、リフレッシュサイクル実施中に書込
み又は読出しサイクルの要求が発生した場合は、リフレ
ッシュサイクルが終了するまで書込み又は読出しサイク
ルは待たされることになる。
この様子を示したのが第３図、第４図である。
これらの図に於て、ＲＲＱはリフレッシュ・リクエスト
信号で、ダイナミックＲＡＭにリフレッシュサイクルを
実施したい時に発生する信号である。第３図では、ＲＲ
Ｑの発生よジＷＴ （書込みサイクル）信号の発生の方
が早く、リフレッシュサイクルは書込みサイクル終了ま
で待たされる。第４図では、ＲＲＱの発生した時にはＷ
Ｔ倍信号ＲＤ倍信号発生していないので、リフレッシュ
サイクルがｉＱ発生後、直ちに実施される。ＲＲＱ発生
後に発生したＷＴ倍信号対する書込みサイクルはリフレ
ッシュサイクル終了まで待たされる。
信号で、ダイナミックＲＡＭにリフレッシュサイクルを
実施したい時に発生する信号である。第３図では、ＲＲ
Ｑの発生よジＷＴ （書込みサイクル）信号の発生の方
が早く、リフレッシュサイクルは書込みサイクル終了ま
で待たされる。第４図では、ＲＲＱの発生した時にはＷ
Ｔ倍信号ＲＤ倍信号発生していないので、リフレッシュ
サイクルがｉＱ発生後、直ちに実施される。ＲＲＱ発生
後に発生したＷＴ倍信号対する書込みサイクルはリフレ
ッシュサイクル終了まで待たされる。
以上のように従来の方法ではリフレッシュ要求信号（Ｒ
ＲＱ ）と書込み又は読出し要求信号（ＷＴ又はＲＤ
）との間で競合が発生し、その結果、書込み又は読出し
サイクルの時・間が通常より長くかかるという欠点があ
った。
ＲＱ ）と書込み又は読出し要求信号（ＷＴ又はＲＤ
）との間で競合が発生し、その結果、書込み又は読出し
サイクルの時・間が通常より長くかかるという欠点があ
った。
本発明は以上に鑑み、リフレッシュサイクルの割込みに
よって、書込み又は読出しサイクルの時間が長くなるこ
と金防ぐことができる制御方式を提供することを目的と
する。
よって、書込み又は読出しサイクルの時間が長くなるこ
と金防ぐことができる制御方式を提供することを目的と
する。
本発明に於ては、リフレッシュリクエスト信号との競合
を、書込み又は読出しサイクル要求信号（ＷＴ又はＲＤ
）で行なわず、書込み又は読出しで行なうようにした
ゝものである。
を、書込み又は読出しサイクル要求信号（ＷＴ又はＲＤ
）で行なわず、書込み又は読出しで行なうようにした
ゝものである。
第５図及び第６図は本発明の一実施例の説明図である。
第５図に示されたようにリフレッシュリフニス） （Ｒ
ＲＱ ）信号がアドレスストローブ（ＡＤ）より後に発
生すれば、リフレッシュサイクルは続いて発生する書込
みサイクル（読出しサイクルでも同様）が終了後に実行
される。第６図に示されたようにリフレッシュリフニス
）（ＲＲＱ）信−ｇがアドレスストローブよシ先に発生
すれば、リフレッシュサイクルは直ちに実施される。続
いて書込みサイクル（読出しサイクルでも同様）が発生
するがこの時には、リフレッシュサイクルが完ｒしてる へので書込サイクルが待たされることはない。以上のよ
うに書込み又は読出しサイクルはリフレッシュサイクル
によってその時間が延長されることはない。仮にリフレ
ッシュサイクルがアドレス設定期間内に終了しないよう
な場合、書込み、読出しサイクルの時間が延長されるこ
とがありうるが、その時間は従来方法の場合に比較して
はるかに短いものである。
ＲＱ ）信号がアドレスストローブ（ＡＤ）より後に発
生すれば、リフレッシュサイクルは続いて発生する書込
みサイクル（読出しサイクルでも同様）が終了後に実行
される。第６図に示されたようにリフレッシュリフニス
）（ＲＲＱ）信−ｇがアドレスストローブよシ先に発生
すれば、リフレッシュサイクルは直ちに実施される。続
いて書込みサイクル（読出しサイクルでも同様）が発生
するがこの時には、リフレッシュサイクルが完ｒしてる へので書込サイクルが待たされることはない。以上のよ
うに書込み又は読出しサイクルはリフレッシュサイクル
によってその時間が延長されることはない。仮にリフレ
ッシュサイクルがアドレス設定期間内に終了しないよう
な場合、書込み、読出しサイクルの時間が延長されるこ
とがありうるが、その時間は従来方法の場合に比較して
はるかに短いものである。
本発明は以上のようになるものであって、書込み、読出
しサイクル時間がリフレッシュサイクルの割込によって
遅くなることがなくなり、より高速な記憶装置が実現で
きる効果がある。
しサイクル時間がリフレッシュサイクルの割込によって
遅くなることがなくなり、より高速な記憶装置が実現で
きる効果がある。
の
第１図はインターフェースバスに接続された記憶装置の
一例を示す図、第２図は第１図の動作タイミング図、第
３図及び第４図は書込み或いは読出シサイクルとリフレ
ッシュサイクルとの競合を示す図、第５図及び第６図は
本発明の一実施例の欽明図である。 １：インターフェースバス ２：データバス ３：記憶装置 代理人 弁理士 井 上 −男
一例を示す図、第２図は第１図の動作タイミング図、第
３図及び第４図は書込み或いは読出シサイクルとリフレ
ッシュサイクルとの競合を示す図、第５図及び第６図は
本発明の一実施例の欽明図である。 １：インターフェースバス ２：データバス ３：記憶装置 代理人 弁理士 井 上 −男
Claims (1)
- ダイナミックＲＡＭで構成される記憶装置において、こ
の記憶装置に対するアドレスとデータの転送は同一バス
を使用し、書込み、又は読出しサイ５ クルの実
施に当ってはそれに先行してそのアドレス情報がバスを
通して送付されるようにし、ダイナミックＲＡＭへのり
フレッノ′Ｌを要求する信号を前記アドレス情報を送信
することを知らせる信号との間で競合させ、競合におい
てリフレッシュ要求が勝った場合は先にリフレッシュサ
イクルを実施し、リフレッシュ要求が負けた場合はアド
レス情報の送信に続いて起こる書込み又は読出しサイク
ルの終了ヲマってリフレッシュサイクルを実行すること
を特徴とするリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047058A JPS59175091A (ja) | 1983-03-23 | 1983-03-23 | リフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047058A JPS59175091A (ja) | 1983-03-23 | 1983-03-23 | リフレツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175091A true JPS59175091A (ja) | 1984-10-03 |
Family
ID=12764552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047058A Pending JPS59175091A (ja) | 1983-03-23 | 1983-03-23 | リフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175091A (ja) |
-
1983
- 1983-03-23 JP JP58047058A patent/JPS59175091A/ja active Pending
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