JPS63269247A - メモリ制御サブシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、キャッシュを有する少なくとも１台のプロ
セッサとメモリに直接アクセスできる装置とを含む複数
のユーザによって共用されるマルチポート・メモリへの
アクセスの調停と制御を行なうメモリ制御サブシステム
に関する。

Ｂ、従来技術とその問題点 本発明は、複数のユーザ、すなわち、専用または汎用の
プロセッサ、そのキャッシュ、およびアダプタなど高速
入出力装置が接続されている直接メモリ・アクセス（Ｄ
ＭＡ）バスによってメモリが共用されるシステムに適用
される。これは、多重プロセッサ／多重ＤＭＡバス・メ
モリ・サブシステムに拡張できる。

こうした環境で、従来のマルチボート・メモリ制御サブ
システムは、プロセッサ／キャッシュ／ＤＭＡアクセス
の調停に関して、次の２種類に大別できる。

第１に、入出力アダプタがメモリとの間で単一ワードを
転送する場合、メモリ・サブシステム・コントローラは
普通、サイクル・スチール動作により入出力アダプタが
メモリにアクセスできるようにする。この方法が容認で
きるのは、わずかしか入出力帯域幅が必要でない小型シ
ステムの場合だけである。ＤＭＡバスに接続するアダプ
タが増加すると、入出力アダプタがそのバスをもとめて
競争するようになり、プロセッサは妥当な限界以下に速
度が低下した。システム全体の中で、メモリ・サブシス
テム・コントローラがネックになる。

第２に、入出力アダプタがメモリとの間で数ワードのバ
ースト転送を行なう場合および入出力帯域幅を最大値に
しなければならない場合、最大バースト長が、１２８バ
イトや２５６バイトなどかなり高い値に増大する。この
ため優先順位の問題が起こる。１つのバースト転送の間
中ある入出力アダプタに優先権を与えた場合、プロセッ
サが止まり、メモリにアクセスできるまできわめて長い
時間待たなければならない。

一方、プロセッサに優先権を与えると、宵効な入出力帯
域幅と応答時間が制限されて、入出力オーバーランの危
険が増大し、入出力アダプタが最終的にメモリへのアク
セスを認められると、新しいプロセッサ要求はいずれも
同じくらい長い時間待たなければならない。このため、
システムの設計者は、許容入出力バースト長を減らした
り入出力アダプタとプロセッサの間で交互優先順位方式
を実現したりするなど、入出力帯域幅とプロセッサ応答
時間の間でトレード・オフを行なう。以前の方法よりよ
いが、これでもまだ入出力帯域幅が最適化されない。

さらに、ある種のプロセッサでは、キャッシュをロード
するたびに、キャッシュの制御で時間が失われる。その
上、論理回路を追加しなければならず、キャッシュ・ラ
イン無効化の制御、すなわち、キャッシュ内容とメモリ
内容の間の一貫性の維持のため、プロセッサ時間が更に
浪費される。

本発明の目的は、複数のユーザが共通メモリを共用する
システムで使用できるよう効率的かつ単純なメモリ・コ
ントローラを提供することである。

ユーザはキャッシュを有する少なくとも１台のプロセッ
サと、少なくとも１本の直接アクセス・メモリ・バスを
介してメモリに接続された入出力アダプタなどの装置を
含んでいる。

Ｃ０問題点を解決するための手段 本発明によるメモリ制御サブシステムは、複数のユーザ
によってアクセスされるメモリを含むデータ処理システ
ムで使用されるものである。ユーザには、それぞれメモ
リ内容の少なくとも１ワードを記憶する複数のキャッシ
ュ・ラインとして構成されたキャッシュ記憶手段をもつ
少なくとも１台のプロセッサ、およびそれを介してメモ
リに直接アクセスする入出力装置を接続する少な（とも
１本の直接メモリ・アクセス（ＤＭＡ）バスが含まれ、
前記キャッシュ記憶手段はプロセッサのメモリ・アクセ
ス要求がキャッシュ記憶手段でヒツトするかどうかに応
じてキャッシュ・ヒツトまたはキャッシュ・ミス制御信
号を供給する。これらのユーザはメモリにアクセスした
いと要求を出す。

前記メモリ制御サブシステムは、メモリ・アクセス制御
手段、プロセッサ制御手段およびＤＭＡ制御手段を含む
。

メモリ・アクセス制御手段（２４）は、ユーザの要求に
応じて、選択されたユーザにメモリへのアクセスを認め
、選択されたユーザから要求されたメモリ書込み動作ま
たは読取り動作を制御する。

プロセッサ制御手段（２０）は、 選択されたメモリ・アドレスでの書込み動作を要求する
プロセッサからのメモリ・アクセス要求に応じて、プロ
セッサがその動作を直ちに再開できるようそのプロセッ
サに肯定応答信号を送り、利用可能な場合メモリ要求が
メモリ制御手段によってサービスされるようにメモリ要
求に関連するメモリ・アドレスとデータをスタックする
メモリ書込み制御手段、および キャッシュ・ミス制御信号が活動状態である選択された
メモリ・アドレスにあるワードの読取り動作を要求する
プロセッサからのメモリ・アクセス要求に応じて、アド
レスされたワード′を含むキャッシュ・ラインのワード
のアドレスをバッファさせ、利用可能な場合それをメモ
リ制御手段に送り、これらのアドレスから読み取られた
データをプロセッサとキャッシュ記憶手段に送るメモリ
読取り制御手段から構成される。

ＤＭＡ制御手段は、 ＤＭＡバスを介してメモリから入出力装置に送るべきデ
ータ・バースト、または入出力装置からメモリに送るべ
きデータ・バーストを記憶することができるデータ・バ
ッファ手段、 プロセッサからのメモリ・アクセス要求に応じて、ＤＭ
Ａ制御手段によって開始されたメモリ転送をキャッシュ
・ライン境界で中断させてプロセッサ要求にサービスし
、その後バースト転送を再開する手段、および ＤＭＡ制御手段によって開始されたメモリ書込み動作で
変更されるメモリ・アドレスに対応するキャッシュ・ラ
インを無効化する手段から構成される。

Ｄ、実施例 第１図は、本発明を適用したシステムの全体構成と、本
発明によるメモリ制御サブシステムを３つの機能ユニッ
トに区分した形を示す。

例えば通信コントローラの中央制御装置であるプロセッ
サ２は、入出力バス６を介して入出力アダプタ４に接続
される。入出力バス６は、プロセッサ２とアダプタ４の
間での制御情報およびアドレス情報の交換に使用される
。アダプタ４は、高速線８との間でビットを送受信する
高速アダプタであると仮定する。受信および送信ビット
・ストリームは直接メモリ・アクセス（ＤＭＡ）バス１
２を介してシステム・メモリ１０に記憶される。バスへ
のアクセスが認められると、アダプタ４は、ＤＭ　Ａ　
ハス１２に開始記憶アドレスおよびバースト長を入力す
ることにより転送を開始する。

メモリ１０はどんな型式（静的または動的）のものも使
用できる。連続するワードがより迅速にアクセスされる
ページ・モード機能をもち、４バイトの幅であると仮定
するが、他のどんな構成にも適合できる。

メモリ１０へのアクセスはメモリ制御サブシステム１４
によって制御される。プロセッサ２は様々なロード命令
および記憶命令によりメモリ１０にアクセスする。プロ
セッサ・キャッシュ１６はフル・アソシアティブおよび
セット・アソシアティブのいずれでもよく、そのライン
はＮバイトである。話を簡単にするために、Ｎが１６、
すなわち４ワードであると仮定する。キャッシュは２つ
の従来の型式（ストア・スルーおよびストア・イン）の
どちらのものでも使用できる。書込み要求がキャッシュ
１６とメモリ１０の両方で実行される場合、キャッシュ
はストア・スルー・キャッシュである。書込み要求がキ
ャッシュ１６のみで実行され、メモリ１０がキャッシュ
・ライン置換時に更新される場合、キャッシュはストア
・イン・キャッシュである。

キャッジ：Ｌｉ２とプロセッサ２はプロセッサ／キャッ
シュ・バス１８を介してメモリ制御サブシステム１４に
接続される。

第１図に概略的に示すように、メモリ制御サブシステム
１４は３つの機能ユニットに区分される。

すなわち、プロセッサ・コントロー９　（ＰＣ）　２０
、ＤＭＡコントローラ（ＤＣ）２２およびメモリ・コン
トローラ（ＭＣ）２４である。メモリ制御サブシステム
１４の３つの機能ユニットの＋Ｕを第２図に示す。

第２図を説明する前に、選択されたアダプタに接続され
ている選択された線との間でデータ・ビット・ストリー
ムを送受信するために実施される送受信プロセスについ
て手短かに説明する。

たとえば、プロセッサ２から選択されたアダプタにデー
タ・バーストを転送させる送信動作は以下に示すように
して開始される。プロセッサ２は開始アドレスのところ
からメモリ１０にデータ・バーストを記憶させる。プロ
セッサ２は、バスθを介して選択されたアダプタに送信
コマンドを送る。送信コマンド、開始アドレスおよびバ
ースト長が、選択されたアダプタによってＤＭＡバス１
２を介してＤＭＡコントローラ２２に送られる。

次に、ＤＭＡコントローラ２２は、データ・バーストを
メモリ１０からコントローラ２２のＤＭＡバッファ８０
に転送させ、次いで選択されたアダプタに転送させる。

アダプタが受は取ったデータ・バーストをメモリ１０に
転送する受信動作は、以下に示すようにして開始される
。プロセッサ２は選択されたアダプタに受信コマンドを
送り、次いで、データ・バーストを記憶すべきメモリの
開始アドレスとバースト長を送る。この情報が、ＤＭＡ
コントローラ２２に送られ、データ・バーストがＤＭＡ
バッファ８０に記憶される。バースト全体が受信される
と、それがメモリ１０に転送される。

メモリ・コントローラ２４は、エラー訂正機構３０とメ
モリ制御回路３２を用いて、メモリ１０へのアクセスを
制御する。メモリ１０に書き込むべき、またはメモリ１
０から読み取るべきデータが、メモリ・バス２６のデー
タ線３４に供給される。メモリ・アドレスはアドレス線
３６に供給される。

論理回路３８は、プロセッサ・コントローラ２０、！：
ＤＭＡコントローラ２２からメモリ・アクセス要求を受
は取って調停し、プロセッサ・コントローラ２０とＤＭ
Ａコントローラ２２が実行するオペレージロンの順序を
制御するためのタイミング信号をバス３９上に生成する
。バス３９は複数の線を含んでいる。論理回路３８は、
バス線の１本に特定の動作を開始させる活動信号を生成
する。

図面には、１本の線３９だけを示す。

これを行なうために、論理回路３８は、プロセッサ・コ
ントローラ２０から線４０上のプロセッサ要求信号、ま
た線４１上で読取り／書込み（Ｒ／Ｗ）制御信号を受は
取り、ＤＭＡコントローラ２２から線４２上でＤＭＡ要
求信号、線４４上でプロセッサ最終動作信号、また線４
６上でＤＭＡ最終動作信号を受は取る。

論理回路３８は、プロセッサ・ユーザ線４８またはＤＭ
Ａユーザ線５線上０上１つのユーザにメモリへのアクセ
スを認める活動信号を生成する。

要求が衝突した場合、ＤＭＡコントローラ２２とプロセ
ッサ・コントローラ２０の要求が交互にサービスされる
。複数のプロセッサ・ユーザとＤＭＡユーザがある場合
、１つのユーザ要求が選択できるように、異なるユーザ
の間で優先順位が設定される。

メモリ・コントローラ２４によってメモリ・ユーザとし
て選択されたユーザは、後で説明するように、その最終
動作線を活動化してメモリを放棄するまで、望むだけの
間サービスを要求できる。

プロセッサ・コントローラ２０は、メモリに書き込むべ
き、またはそこから読み取るべきデータを記憶するデー
タ・レジスタ手段５１を含む。第２図に概略的に示すよ
うに、データ・レジスタ手段５１はプロセッサ・バス１
８のデータ線５２によってプロセッサ２に接続され、バ
ス５４を介してエラー訂正機構３０に接続されている。

メモリ・アドレスは、プロセッサ２によりプロセッサ・
バス１８のアドレス線５８を介してメモリ・アドレス・
レジスタ６０に供給される。また、後に説明するように
、特定の条件でキャッシュ・ラインを無効にさせるため
に、メモリ・アドレスがキャッシュ無効化レジスタ６４
に送られる。

プロセッサ・コントローラ２０は、プロセッサ２から線
８８を介してメモリ要求信号を受は取る論理構成６６を
含んでいる。メモリ要求に関連するデータとアドレスは
、メモリ・コントローラ２４が使用中の場合スタックさ
れる。プロセッサ２はメモリ１０へのアクセスを要求す
るとき、線６８上でメモリ要求信号、線８９上で読取り
／書込み（Ｒ／Ｗ）制御信号、また線５８上でアクセス
すべきメモリ・アドレスを送る。これらの信号とアドレ
スはキャッシュ１６にも供給される。本発明の好ましい
実施例では、プロセッサ２からのメモリ要求により、１
ワード、すなわち４バイトがプロセッサ２とメモリ１０
の間で転送される。

プロセッサ・コントローラ２０の論理回路６６は、キャ
ッシュ・ミス制御信号を線７０上で受け取る。この制御
信号は、プロセッサ要求アドレスがキャッシュにヒツト
しないとき、すなわち、その時アドレスされた位置がキ
ャッシュ中にないときに活動化される。

書込み要求は、線７０上のキャッシュ・ミス信号が活動
化されようともされなくとも、バッファされ、肯定応答
信号ＡＣＫが、プロセッサ・コントローラ２０からＡＣ
ＫＣ子線を介してプロセッサ２に送られる。

メモリ・コントローラ２４が利用できるとき、実際の書
込み動作が行なわれる。

読取り要求に対してキャッシュ・ミス信号が活動化され
ない場合、すなわち読取りヒツトが生じた場合は、メモ
リ１０はアクセスされないので、読取り要求はプロセッ
サ・コントローラ２０によって放棄される。

キャッシュ・ミス信号が活動化されると、読取り要求は
バッファされる。この場合、プロセッサ・コントローラ
２０は、線７４上のデータ有効タグを用いて、ミスの生
じたラインをキャッシュ１８にロードさせる。

このようにして、キャッシュ１６はプロセッサ・コント
ローラ２０によって制御され、その動作はプロセッサ２
にとって完全にトランスペアレントである。

プロセッサ・コントローラ２０は、ＤＭＡコントローラ
２２から線７６上に送られたキャッシュ無効化要求をス
タックする。か（して、直接メモリ・アクセス動作がそ
の時キャッシュ１６にあるメモリ位置で実行されるとき
、無効化制御信号を使ってキャッシュ・ラインが無効化
される。無効化は、線７８上のライン無効化タグを活動
化しながらレジスタ６４によってキャッシュ１６にメモ
リ・アドレスを送るプロセッサ・コントローラ２０によ
って実行される。アドレスされたラインがキャッシュ１
６にある場合、その対応するキャッシュ・ディレクトリ
項目が消去される。なければ無効化は不要である。

ＤＭＡコントローラ２２は、ＤＭＡバッファ８０を含ん
でいる。ＤＭＡバッファ８０中では、データ・レジスタ
８２を介してバス１２上で送受信されるＤＭＡバースト
を一時的に記憶できる。アダプタ４とＤＭＡバッファ８
０の間での読取りデータまたは書込みデータの転送中、
メモリ・コントローラ２４は関係せず、プロセッサ要求
にサービスすることができる。

ＤＭＡコントローラ２２は、メモリ・アドレス・カウン
タ８４とＤＣ−ＭＣ転送カウンタ８６を含んでいる。カ
ウンタ８４はＤＭＡバス１２に接続され、メモリ・アド
レスを含む。メモリ・アドレス・カウンタ８４の内容は
バス６２を介してメモリ制御回路３２に供給される。メ
モリ１０に書き込むべき、またはメモリ１０から読み取
るべきデータは、バス５４を介して、ＤＭＡバッファ８
０から送られ、またはＤＭＡバッファ８０に書き込まれ
る。

第２図を見るとわかるように、プロセッサ・コントロー
ラ２０とＤＭＡコントローラ２２は、メモリ・コントロ
ーラ２４に対して同じアドレス・バス６２を共用する。

したがって、ＤＭＡ書込み動作中には、プロセッサ・コ
ントローラ２０は、線７６上の無効化要求によって要求
されたとき、他の制御や時間の喪失や特殊なプロトコル
なしに、ＤＭＡコントローラ２２からメモリ・コントロ
ーラ２４に送られるアドレスを借用することができる。

このアドレス・サンプリングはメモリ・コントローラ２
４にとって完全にトランスペアレントである。

論理回路８８は、線４０上セプロセッサ要求信号、線５
０上でＤＭＡユーザ信号、またバス１２からＤＭＡ書込
み信号を受は取り、線４２上でＤＭＡ要求信号、線４６
上でＤＭＡ最終動作信号、また線７６上で無効化要求信
号を生成する。

プロセッサ要求線４０はメモリ・コントローラ２４だけ
でなく　ＤＭＡコントローラ２２にも接続される。ＤＭ
Ａコントローラ２２から線４２上に送られたＤＭＡ要求
は、メモリ・コントローラ２４に供給される。メモリ・
コントローラ２４は、プロセッサ要求またはＤＭＡ要求
を選択し、プロセッサ・ユーザ線４８またはＤＭＡユー
ザ線５０を活動化する。

ＤＭＡ転送中、すなわち、第２図に示したデータ経路お
よびメモリ・バス２６を介するＤＭＡバッファ８０とメ
モリ１０の間での転送中に、ＤＭＡコントローラ２２は
スライス機能を使用する。

プロセッサ要求線４０が非活動状態にある限り、ＤＭＡ
転送が続く。

ＤＭＡ転送中にプロセッサ要求が出た場合、ＤＭＡコン
トローラ２２は、次のキャッシュ・ライン境界でそのバ
ッファをスライスする。これは、現在のキャッシュ・ラ
インの最後のワードをヒツトするとき最終動作制御線４
６を活動化することで実行される。Ｎ＝１６バイトを含
むキャッシュ・ラインの場合、このワードのアドレスの
下位ビットは１１００であり、Ｎ＝３２バイトのキャッ
シュ・ラインでは、それは１１１００である。

これは一時的にＤＭＡ転送を終了させる効果をもつ。し
かし、メモリ・コントローラ２４がプロセッサ２にサー
ビスを始めるとき、ＤＭＡコントローラ２２はその要求
線４２を活動化する。プロセッサ２へのサービスは低レ
ベルにあるプロセッサ要求線４０をモニタすることで感
知される。すなわち、プロセッサ要求がサービスされる
とすぐ、メモリ・コントローラ２２はＤＭＡコントロー
ラ要求を許可する。かくして、ＤＭＡコントローラ２２
は、新しいラインの読取りまたは書込みを開始すること
でそのバースト転送を再開する。この新しいラインのア
ドレスの下位ビットは、Ｎ＝１６バイトのとき００００
、Ｎ＝３２バイトのときｏｏｏｏｏである。

再び他のプロセッサ要求が到来すると、ＤＭＡコントロ
ーラ２２は、次のキャッシュライン境界で、すなわち、
Ｎ＝１８バイトの場合１１００という下位４ビツト、Ｎ
＝３２バイトの場合１１１００という下位５ビツトが次
に発生したときに、すなわち、Ｎ＝１８の場合少なくと
も４つのワードが転送されＮ＝３２の場合８ワードが転
送されたとき、そのバーストをスライスする。

そうでない場合、ＤＭＡ転送は完了するまで継続する。

本発明によると、第３図に示すメモリ・コントローラ論
理回路３８は、アービタ１００を含んでいる。アービタ
１００は線４０上でプロセッサ要求信号、線４２上でＤ
ＭＡ曇求信号、線４４上でプロセッサ最終動作信号、ま
た線４６上でＤＭＡ最終動作信号を受は取り、線４８ま
たは５０上に活動プロセッサ・ユーザ信号またはＤＭＡ
ユーザ信号を供給する。２つの要求が衝突する場合、線
４８または５０上の信号は交互に活動状態になり、プロ
セッサ・コントローラ２０．！：ＤＭＡコントローラ２
２に交互にサービスする。

要求信号が線４０または４２上に現れると、要求線１０
２は活動化されて、シーケンサ１０４が動作し始める。

線４１を介して読取り／書込み（Ｒ／Ｗ）制御信号が、
線４４を介してプロセッサ最終動作信号が、また線４６
を介してＤＭＡ最終動作信号がシーケンサ１０４に供給
される。シーケンサ１０４はそれらから線３９上で、論
理回路θ６および８８が実行する動作を制御するタイミ
ング信号を生成する。シーケンサ１０４はまた、線１０
６および１０８上で、メモリ制御回路３２に送られるバ
ス６２上のアドレス・ビットおよび回路３０から受は取
られ、または回路３０に送られるデータ・ビットのラッ
チ・アセンブリ１１０および１１２へのゲート入力を制
御する活動信号を生成する。

次に、第４図を参照して論理回路６６について説明する
。

論理回路８６は、線７８上でライン無効化信号を生成し
、プロセッサ／ＤＭＡバス６２上のアドレスをキャッシ
ュ無効化レジスタ６４に供給するキャッシュ・ライン無
効化回路２００を含んでいる。

回路２００は、線４８上のプロセッサ・ユーザ信号が非
活動状態のときＡＮＤゲート２０４の一方の入力端に活
動信号を供給するインバータ２０２を含んでいる。ＡＮ
Ｄゲート２０４のもう一方の入力端には、ライン無効化
要求線７６が接続されている。

ライン無効化要求線７６が活動状態になると、ラッチ２
０６がセットされ、そのライン無効化出力線７８上に活
動信号を供給する。この信号は、バス６２上のアドレス
・ビットを記憶するラッチ・アセンブリ２０８にも供給
される。アドレス・ビットはドライバ２１０を介してキ
ャッシュ無効化レジスタ６４に転送される。かくして、
メモリ・アドレスがキャッシュ・ディレクトリ（図示せ
ず）に供給され、アドレスされたメモリ位置がキャッシ
ュにある場合、そのキャッシュ・ラインは無効にされる
。

プロセッサ・コントローラ２０が非活動状態のとき、遊
休線２１２上の信号がＡＮＤゲート２１４と２１６を条
件付ける。プロセッサ２から線６８を介して送られるメ
モリ要求信号がＡＮＤゲート２１４と２１６の１つの入
力端に供給される。

線６９上の読取り／書込み（Ｒ／Ｗ）制御信号が、線７
０上のキャッシュ・ミス信号と共にＡＮＤゲート２１６
に供給される。アップ・レベルの読取り／書込み（Ｒ／
Ｗ）制御信号が読取り制御信号であると彼定する。すな
わち、メモリ要求がメモリ読取り要求であるとき、ＡＮ
Ｄゲート２１６はその出力線２１８上に活動読取り信号
を供給する。

線６９上の信号はインバータ２２０で反転される。イン
バータ２２０の出力信号はＡＮＤゲート２１４に供給さ
れる。ＡＮＤゲート２１４は線２２０上で活動書込み信
号を生成する。線２２０上の活動信号は、ラッチ２２２
をセットし、ラッチ２２２は線７２上でＡＣＫ信号を生
成し、それがプロセッサ２に送られる。

線２１８上の活動読取り信号はラッチ２２４をセットす
る。ラッチ２２２と２２４の出力信号がＯＲゲート２２
６で論理和され、ＯＲゲート２２６は、その出力線４０
を介してメモリ・コントローラ２４の論理回路３８にプ
ロセッサ要求信号を供給する。

インバータ２２８で反転されたラッチ２２２の出力信号
とラッチ２２４の出力信号がＯＲゲート２３０で論理和
され、ＯＲゲート２３０は線４１を介してメモリ・コン
トローラ２４の論理回路３８に読取り／書込み（Ｒ／Ｗ
）制御信号を供給する。

線４０上のプロセッサ要求信号はラッチ２３２にラッチ
される。線２２０と２１８上の信号が、ＯＲゲート２３
４で論理和され、ＯＲゲート２３４は、読取り動作また
は書込み動作をプロセッサが要求したとき、その出力線
２３６を介して活動信号を供給する。この信号によりメ
モリ・アドレス・レジスタ８０の内容がラッチ・アセン
ブリ２３８に記憶される。

書込み動作が要求される場合、線２２０上の活動信号に
より、（メモリ１０に書き込むべきデータを含む）レジ
スタ５１の入力データの内容がラッチ・アセンブリ２４
０にロードされる。

ラッチ２３２の出力信号、線４８上のプロセッサ・ユー
ザ信号、およびメモリ・コントローラ２４のシーケンサ
１０４から到来する線３９上のタイミング信号がＡＮＤ
ゲート２４２に供給される。

ＡＮＤゲート２４２の出力線２４４上の活動信号はドラ
イバ２４６に供給される。ドライバ２４６により、ラッ
チ・アセンブリ２３８に含まれているアドレス・ビット
がアドレス・バス６２を介してメモリ・コントローラ２
４に供給される。

線２４４上の信号は、ＡＮＤゲート２４７に供給される
。ＡＮＤゲート２４７は線２２０上の書込み信号によっ
て条件付けられる。

したがって、書込み動作が要求されると、ＡＮＤゲート
２４７の出力線上の活動信号により、ラッチ・アセンブ
リ２４０に含まれるデータ・ビットがデータ・バス５４
を介してメモリ・コントローラ２４に供給され、書込み
動作を実行させる。

線２４４上の出力信号はＯＲゲート２５０の一方の出力
端に供給され、ＯＲゲート２５０は、その出力線４４上
に活動出力信号を生成する。この信号は、書込み動作が
完了したことを示す。

読取り動作が要求される場合、線７０上のキャッシュ・
ミス信号が活動状態であると仮定して、４メモリ・ワー
ドを含むと仮定したラインが、線７４上のデータ有効タ
グを用いてキャッシュ１６にロードされることになる。

この場合、４ワードをメモリ１０から読み取って、キャ
ッジ：Ｌｉ２に転送しなければならない。

ロード動作は、線２１８上の読取り信号によって「４」
にセットされるキャッシュ・ライン・ワード・カウンタ
２５１の制御下で実行される。

線３９上のタイミング信号はロード動作を制御する。Ａ
ＮＤゲート２４４の活動出力信号により、カウンタ２５
１が減分され、ラッチ・アセンブリ２３８内のアドレス
値が増分される。

これにより、メモリ内の４つのワードは、ドライバ２４
６を介してバス６２上で４つのワード・アドレスを送る
ことにより順次アドレスされる。

アドレスされたメモリ位置に記憶されたデータは、バス
５４を介してエラー訂正回路３０から読み取られ転送さ
れる。

カウンタ２５１の内容が０になると、線２５３上に活動
信号が生成される。この信号はＯＲ回路２５０を介して
最終動作線４４に供給される。

ＡＮＤゲート２５２は線２４４上で出力信号を受は取り
、線２１８からの読取り信号によってドライバ２５４に
入力される活動信号を供給するように条件付けられる。

すなわち、メモリ１０から読み取られたデータ・ワード
は、ドライバ２５４を介してバス５４から出力データ・
レジスタ５１に転送され、プロセッサ／キャッシュ・バ
ス５２を介して送られる。データ・ワード転送が行なわ
れる度に、ＡＮＤゲート２５２からの出力信号が活動状
態になる。この信号がデータ有効タグとして使われ、バ
ス５２上のデータをキャッシュに書き込ませる。

次に第５図を参照してＤＭＡコントローラ２２の論理回
路８８について説明する。

ＤＭＡコントローラ２２とメモリ・コントローラ２４の
間でのＤＭＡバースト転送の前に、メモリ・アドレス・
カウンタ８４は、バーストに割り当てられたメモリの開
始アドレスの値にセットされ、ＤＣ−ＭＣ転送カウンタ
８６は、転送されるワード数で表わしたバースト長の値
にセットされる。これは、ＤＭＡバス上のＤＭＡ交換プ
ロトコルを介して行なわれる。このことは本発明の一部
ではないので、詳しくは説明しない。

次に、ＤＭＡ転送が一旦開始すると、すなわち、論理回
路３８（第２図）からのＤＭＡユーザ線５０が活動化さ
れると、線３９からのタイミング信号のために、ワード
が転送される度にメモリ・アドレス・カウンタ８４の内
容が増分され、ＤＣ−ＭＣカウンタ８６の内容が減分さ
れる。

デコーダ３００と３０２がそれぞれカウンタ８６と８４
の内容を復号する。

デコーダ３００は、カウンタ８６の内容がゼロになり、
ＤＭＡ転送が完了したことを示すと線３０４上に活動信
号を供給する。これは通常の最終動作信号である。カウ
ンタ８８の内容がしきい値より高ければ、デコーダ３０
０は線３０６にも活動信号を供給する。しきい値は、本
発明の好ましい実施例では、３にセットされ、４つ以上
のワードが未転送であることを示す。

線３０６、プロセッサ要求線４０およびＤＭＡユーザ線
５０はＡＮＤゲート３０８に接続されている。したがっ
てＡＮＤゲート３０８は、４つ以上のワードが未転送の
場合にプロセッサからメモリ利用要求が出されたとき、
その出力線８１０上に活動信号を供給する。

その場合、プロセッサ要求がサービスされ、ＤＭＡ転送
が中断されることになる。線３１０上の活動信号３１０
はラッチ３１２をセットする。

デコーダ３０２の出力線３１４上の活動信号によって示
される次のキャッシュ・ライン境界のアドレスにおいて
、ＡＮＤゲート３１６は線３１８に活動信号を供給する
。この信号はＤＭＡ転送を中断すべきことを示す。

線３１８と３０４はＯＲゲート３２０に接続されている
。ＯＲゲート３２０は線３２２上に通常のまたは一時的
な最終動作を示す活動信号を供給する。この信号はラッ
チ３２４をセットし、ラッチ３２４はその出力線４６上
にＤＭＡ最終動作信号を供給する。

ＤＭＡ転送を中断すべきとき、メモリ・コントローラ２
４はＤＭＡユーザ線５０を非活動状態にする。したがっ
て、ＤＭＡユーザ信号を反転させるインバータ３２６に
よって活動信号が供給される。カウンタの内容が４以上
なので、その時非活動状態である線３０４上の信号はイ
ンバータ３２８で反転される。インバータ３２６と３２
８の出力線は、ラッチ３１２の出力線と共にＡＮＤゲー
ト３３０に接続されている。これにより、ＡＮＤゲート
３３０は、ＯＲゲート３８２を介して送られラッチ３３
４をセットする活動信号を供給する。

ラッチ３３４は線４２上に活動ＤＭＡ要求信号を送る。

プロセッサ要求がサービスされるとき、その信号が考慮
される。

プロセッサ・ユーザ・データ転送が終了してＤＭＡユー
ザ線５０がメモリ・コントローラ２４により再び活動化
されるとすぐに、ＤＭＡコントローラ２２はデータ・バ
ースト転送を再開できる状態になる。

ＯＲゲート３３２は、そのもう一方の入力端で線３３６
よの普通のＤＭＡ要求信号を受は取る。

この信号は転送を開始するとき、すなわち、アダプタと
ＤＭＡバスを介してプロセッサ２から送信コマンドを受
は取り、メモリ１０からＤＭＡバッファ８０にデータ・
バーストの転送を開始するとき、またはアダプタまたは
ＤＭＡバスを介してプロセッサから受信コマンドを受は
取りかつデータ・バーストがＤＭＡバッファ８０に記憶
されるときに活動化される。この信号は、バス１２から
受は取ったコマンドを復号するＤＭＡコマンド・デコー
ダ３３７によって生成される。

論理回路８８のライン無効化回路は、ＡＮＤゲート３３
９と３４２、ＯＲゲート３３８とラッチ３４０を含んで
いる。

バースト開始アドレスである最初のメモリ・ワード・ア
ドレスの下位２ビツトは、４つの組合せ０Ｏ１０１，１
０，１１のいずれかであるが、このワードは無効化しな
ければならないキャッシュのラインに属している。

線３３６上の通常転送開始信号により、ラッチ３４０が
ＯＲゲート３３８を介してセットされる。

ラッチ３４０の出力信号は、線５０上のＤＭＡユーザ信
号と共にＡＮＤゲート３４２に供給される。

ＡＮＤゲート３４２は、デコーダ３３７から線３４８上
に送られるＤＭＡ書込み制御信号によって条件付けられ
、最初のアドレスがメモリ・コントローラ２４に送られ
るとすぐ、線７６上に活動無効化要求信号を供給する。

２回目から最後の転送まで、無効化要求線７６が各キャ
ッシュ・ライン境界で活動化される。その境界は、ワー
ド・アドレスの下位ビット（ＬＳＢ）１１に相当する。

これを行なうために、ＡＮＤゲート３３９はアドレスの
下位２ビツトが１１であるときデコーダ３０２の出力線
３４６上に供給される活動信号によって条件付けられる
。線３４８上のＤＭＡ書込み制御信号と線５０上のＤＭ
Ａユーザ信号がＡＮＤゲート３３９に供給される。

ＡＮＤゲート３３９の出力線３５０がＯＲゲート３３８
に接続され、ライン無効化要求信号を活動化すべきとき
、ラッチ３４０をセットする。

最初の転送ワード中アドレスの下位２ビツトが１０であ
る場合、第二のワード・アドレスの下位２ビツトは１１
になり、その場合、連続する２つの無効化が実行される
ことに留意されたい。

【図面の簡単な説明】

第１図は、本発明を適用できるシステムの全体的構成を
表わすブロック図である。 第２図は、メモリ制御サブシステムをより詳細に表わす
ブロック図である。 第３図は、第２図のメモリ・コントローラ２４を表わす
ブロック図である。 第４図は、第２図のプロセッサ・コントローラＰＣ２０
を表わすブロック図である。 第５図は、第２図のＤＭＡコントローラ２２を表わすブ
ロック図である。 ２・・・・プロセッサ、４・・・・入出力アダプタ、６
・・・・入出力ハス、１０・・・・システム・メモリ、
１２・・・・直接メモリ・アクセス（ＤＭＡ）バス、１
６・・・・プロセッサ・キャッシュ、２０・・・・プロ
セッサ・コントローラ（ＰＣ）、２２・・・・ＤＭＡコ
ントローラ（ＤＣ）、２４・・・・メモリ・コントロー
ラ（ＭＣ）。

Claims (1)

1. 【特許請求の範囲】 キャッシュを有するプロセッサおよびＤＭＡ転送が可能
   な入出力装置によって共用されるメモリを備えたデータ
   処理システムにおいて、 前記プロセッサからのメモリ要求および前記キャッシュ
   のアクセスを制御するプロセッサ制御手段と、 前記ＤＭＡ転送を制御するＤＭＡ制御手段と、前記メモ
   リ要求または前記ＤＭＡ転送に係わる実際のメモリ・ア
   クセスを制御するメモリ制御手段とで構成され、 前記プロセッサ制御手段は、前記メモリ要求があったこ
   とを前記ＤＭＡ制御手段に知らせる手段と、前記ＤＭＡ
   転送中に前記メモリで修正されたデータに対応する前記
   キャッシュ中のデータを無効化する手段とを備え、 前記ＤＭＡ制御手段は、前記ＤＭＡ転送中に前記メモリ
   要求があったことを知らされると所定のアドレス境界の
   ところで前記ＤＭＡ転送を中断し、前記メモリ制御手段
   に対してＤＭＡ転送の要求を再度供給する手段を備えた
   ことを特徴とするメモリ制御サブシステム。