JPH03144990A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH03144990A JPH03144990A JP1283744A JP28374489A JPH03144990A JP H03144990 A JPH03144990 A JP H03144990A JP 1283744 A JP1283744 A JP 1283744A JP 28374489 A JP28374489 A JP 28374489A JP H03144990 A JPH03144990 A JP H03144990A
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- 239000000872 buffer Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 3
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- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、たとえばＣＰＵ （セントラル・プロセシ
ング・ユニット） 、ＤＭＡＣ（ダイレクト◆メモリ・
アクセス会コントローラ）およびＤＲＡＭ （ダイナミ
ック・ランダム中アクセス・メモリ）などを備えるメモ
リ装置に関する。
ング・ユニット） 、ＤＭＡＣ（ダイレクト◆メモリ・
アクセス会コントローラ）およびＤＲＡＭ （ダイナミ
ック・ランダム中アクセス・メモリ）などを備えるメモ
リ装置に関する。
（従来の技術）
周知のように、ＣＰＵまたはＤＭＡＣのプロセッサクロ
ックとＤＲＡＭの動作クロックとが同一周期である場合
、位相の一致しない方のクロックを抜いて一度位相合わ
せを行うことにより、プロセッサクロックの切れ目を必
ずＤＲＡＭの動作クロックの切れ目に合わせることがで
きる。したがって、ＤＲＡＭから読み出したデータの出
力タイミングを、ＤＲＡＭの動作クロックの切れ目にな
るように設計することで、メモリ装置の設計は容易なも
のとなっている。
ックとＤＲＡＭの動作クロックとが同一周期である場合
、位相の一致しない方のクロックを抜いて一度位相合わ
せを行うことにより、プロセッサクロックの切れ目を必
ずＤＲＡＭの動作クロックの切れ目に合わせることがで
きる。したがって、ＤＲＡＭから読み出したデータの出
力タイミングを、ＤＲＡＭの動作クロックの切れ目にな
るように設計することで、メモリ装置の設計は容易なも
のとなっている。
しかしながら、ＣＰＵの技術が先行し、ＣＰＵのプロセ
ッサクロックが高速になると、ＤＲＡＭの動作クロック
もそれに合わせて高速化する必要がある。一方、ＤＭＡ
Ｃは従来のプロセッサクロックで動作させようとすると
、ＤＲＡＭからの読み出しデータの出力タイミングをＤ
ＲＡＭの動作クロックの切れ目に合わせてもＤＭＡＣの
プロセッサクロックとは必ずしも一致しないという欠点
があった。
ッサクロックが高速になると、ＤＲＡＭの動作クロック
もそれに合わせて高速化する必要がある。一方、ＤＭＡ
Ｃは従来のプロセッサクロックで動作させようとすると
、ＤＲＡＭからの読み出しデータの出力タイミングをＤ
ＲＡＭの動作クロックの切れ目に合わせてもＤＭＡＣの
プロセッサクロックとは必ずしも一致しないという欠点
があった。
（発明が解決しようとする課題）
上記したように、従来の装置においては、高速にて動作
可能なＣＰＵおよびＤＲＡＭに対して、ＤＭＡＣを従来
のプロセッサクロックで動作させようとした場合、ＤＲ
ＡＭからの読み出しデータの出力タイミングをＤＲＡＭ
の動作クロックの切れ目に合わせてもＤＭＡＣのプロセ
ッサクロックとは必ずしも一致しないという欠点があっ
た。
可能なＣＰＵおよびＤＲＡＭに対して、ＤＭＡＣを従来
のプロセッサクロックで動作させようとした場合、ＤＲ
ＡＭからの読み出しデータの出力タイミングをＤＲＡＭ
の動作クロックの切れ目に合わせてもＤＭＡＣのプロセ
ッサクロックとは必ずしも一致しないという欠点があっ
た。
そこで、この発明は、第１または第２の読み出し手段の
データを読み込むタイミングがメモリ手段からの読み出
しデータの出力タイミングと合わない場合でも、メモリ
手段が第１または第２の読み出し手段のデータを読み込
むタイミングまで待たずに、次のメモリアクセスサイク
ルに移ることができるメモリ装置を提供することを目的
としている。
データを読み込むタイミングがメモリ手段からの読み出
しデータの出力タイミングと合わない場合でも、メモリ
手段が第１または第２の読み出し手段のデータを読み込
むタイミングまで待たずに、次のメモリアクセスサイク
ルに移ることができるメモリ装置を提供することを目的
としている。
［発明の構成］
（ｒｓ題を解決するための手段）
上記の目的を連成するために、この発明のメモリ装置に
あっては、データが記憶され、所定の動作クロックで動
作するメモリ手段と、このメモリ手段の動作クロックの
２ｎ倍の周期のプロセッサクロックで動作する第１の読
み出し手段と、前記メモリ手段の動作クロックの２ｎ倍
の周期のプロセッサクロックで動作する第２の読み出し
手段と、前記メモリ手段からのデータの読み出し動作時
に、前記メモリから読み出したデータの出力タイミング
が、前記第１．第２の読み出し手段のプロセッサクロッ
クの中間に入ってしまう場合、前記データを一時的に格
納するレジスタ手段と、前記第１．第２の読み出し手段
のプロセッサクロックの切れ目を検知する検知手段と、
この検知手段によって検知される前記プロセッサクロッ
クの切れ目に同期させて、前記レジスタ手段に格納され
たデータを、前記第１．第２の読み出し手段に出力する
制御手段とから構成されている。
あっては、データが記憶され、所定の動作クロックで動
作するメモリ手段と、このメモリ手段の動作クロックの
２ｎ倍の周期のプロセッサクロックで動作する第１の読
み出し手段と、前記メモリ手段の動作クロックの２ｎ倍
の周期のプロセッサクロックで動作する第２の読み出し
手段と、前記メモリ手段からのデータの読み出し動作時
に、前記メモリから読み出したデータの出力タイミング
が、前記第１．第２の読み出し手段のプロセッサクロッ
クの中間に入ってしまう場合、前記データを一時的に格
納するレジスタ手段と、前記第１．第２の読み出し手段
のプロセッサクロックの切れ目を検知する検知手段と、
この検知手段によって検知される前記プロセッサクロッ
クの切れ目に同期させて、前記レジスタ手段に格納され
たデータを、前記第１．第２の読み出し手段に出力する
制御手段とから構成されている。
（作用）
この発明は、上記した手段により、第１または第２の読
み出し手段のデータを読み込むタイミングとメモリ手段
からの読み出しデータの出力タイミングとが合わない場
合、第１または第２の読み出し手段がデータを読み込む
タイミングとなるまで、上記読み出しデータがレジスタ
手段で格納されるため、制御手段は直ちに次のメモリア
クセスサイクルに移ることができるようになるものであ
る。
み出し手段のデータを読み込むタイミングとメモリ手段
からの読み出しデータの出力タイミングとが合わない場
合、第１または第２の読み出し手段がデータを読み込む
タイミングとなるまで、上記読み出しデータがレジスタ
手段で格納されるため、制御手段は直ちに次のメモリア
クセスサイクルに移ることができるようになるものであ
る。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図は、この発明のメモリ装置の構成を示すものであ
る。
る。
第１図において、１はデータが記憶されたメモリ手段と
してのＤＲＡＭ （ダイナミック・ランダム・アクセス
・メモリ）、２は第１の読み出し手段としてのＣＰＵ（
セントラル◆プロセシングもユニット） ３は第２の
読み出し手段としてのＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ） ４は上記ＤＲＡＭＩとＣＰ
Ｕ２との間に設けられた双方向バッファ、５は上記ＤＲ
ＡＭＩとＤＭＡＣ５との間に設けられた双方向バッファ
、６は上記ＤＲＡＭ１とＤＭＡＣ５との間に上記バッフ
ァ５と並列に設けられたレジスタ手段としての読み出し
用レジスタ、７は上記した各部の制御を司る制御手段と
してのメモリ制御装置である。
してのＤＲＡＭ （ダイナミック・ランダム・アクセス
・メモリ）、２は第１の読み出し手段としてのＣＰＵ（
セントラル◆プロセシングもユニット） ３は第２の
読み出し手段としてのＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ） ４は上記ＤＲＡＭＩとＣＰ
Ｕ２との間に設けられた双方向バッファ、５は上記ＤＲ
ＡＭＩとＤＭＡＣ５との間に設けられた双方向バッファ
、６は上記ＤＲＡＭ１とＤＭＡＣ５との間に上記バッフ
ァ５と並列に設けられたレジスタ手段としての読み出し
用レジスタ、７は上記した各部の制御を司る制御手段と
してのメモリ制御装置である。
この場合、上記ＣＰＵ２は、そのプロセッサクロックが
ＤＲＡＭＩの動作クロックの２ｎ倍の周期とされており
、たとえば図示しない３２ＭＨｚの発振器出力（ＣＬＫ
＝１６ＭＨｚ）により動作する。
ＤＲＡＭＩの動作クロックの２ｎ倍の周期とされており
、たとえば図示しない３２ＭＨｚの発振器出力（ＣＬＫ
＝１６ＭＨｚ）により動作する。
一方、ＤＭＡＣ５は、そのプロセッサクロックがＤＲＡ
ＭＩの動作クロックの２ｎ倍の周明とされており、たと
えば上記３２ＭＨｚの発振器出力を図示しない分周器に
よって分周した出力（８ＭＨｚ）により動作する。
ＭＩの動作クロックの２ｎ倍の周明とされており、たと
えば上記３２ＭＨｚの発振器出力を図示しない分周器に
よって分周した出力（８ＭＨｚ）により動作する。
なお、上記した第１．第２の読み出し手段はＣＰＵとＤ
ＭＡＣとの組み合わせに限らず、たとえば異なるプロセ
ッサクロック（ただし、ＤＲＡＭの動作クロックの２ｎ
倍）によりそれぞれ動作する２つのＣＩ’Ｕにより構成
することも可能である。
ＭＡＣとの組み合わせに限らず、たとえば異なるプロセ
ッサクロック（ただし、ＤＲＡＭの動作クロックの２ｎ
倍）によりそれぞれ動作する２つのＣＩ’Ｕにより構成
することも可能である。
第２図は、メモリ制御装置の構成を示すものである。
このメモリ制御装置７は、調停回路７ａ、タイミング発
生回路７ｂ、および位相検知回路（検知手段）７ｃによ
り構成されている。
生回路７ｂ、および位相検知回路（検知手段）７ｃによ
り構成されている。
調停回路７ａは、上記ＣＰＵ２からのステータスまたは
ＤＭＡＣ５からのステータスを受けてタイミング発生回
路７ｂにスタートをかけるものである。また、動作中に
おいては、その要求を保持するようになっている。
ＤＭＡＣ５からのステータスを受けてタイミング発生回
路７ｂにスタートをかけるものである。また、動作中に
おいては、その要求を保持するようになっている。
タイミング発生回路７ｂは、上記調停回路７ａからのス
タート信号を受け、そのステータスに対応した各種の信
号を発生するものである。
タート信号を受け、そのステータスに対応した各種の信
号を発生するものである。
ここで、このタイミング発生回路７ｂより発生される信
号こしては、たとえばＣＰＵ２に対するレディ信号（ｃ
ＲＤＹ）、ＤＭＡＣ３に対するレディ信号（ＤＲＤＹ）
、バッファ４に対する出力イネーブル信号（ＣＯＥ）
、バッファ５に対する出力イネーブル信号（ＤＯＥ）
、レジスタ６に対するリードクロックパルス信号（Ｒ
ＣＬ Ｋ）、ＤＲＡＭＩに対するローアドレスストロー
ブ信号（ＲＡＳ）、カラムアドレスストローブ信号（Ｃ
ＡＳ）、ライトイネーブル信号（ＷＥ）、バッファ４お
よびバッファ５に対するリード／ライト切換信号（Ｒ／
Ｗ）などがある。また、このタイミング発生回路７ｂに
より発生される信号には、位相検知回路７ｃに対するレ
ディ信号（ＲＤＹ）がある。
号こしては、たとえばＣＰＵ２に対するレディ信号（ｃ
ＲＤＹ）、ＤＭＡＣ３に対するレディ信号（ＤＲＤＹ）
、バッファ４に対する出力イネーブル信号（ＣＯＥ）
、バッファ５に対する出力イネーブル信号（ＤＯＥ）
、レジスタ６に対するリードクロックパルス信号（Ｒ
ＣＬ Ｋ）、ＤＲＡＭＩに対するローアドレスストロー
ブ信号（ＲＡＳ）、カラムアドレスストローブ信号（Ｃ
ＡＳ）、ライトイネーブル信号（ＷＥ）、バッファ４お
よびバッファ５に対するリード／ライト切換信号（Ｒ／
Ｗ）などがある。また、このタイミング発生回路７ｂに
より発生される信号には、位相検知回路７ｃに対するレ
ディ信号（ＲＤＹ）がある。
位相検知回路７ｃは、前記ＤＭＡＣ５からのステータス
およびフェーズ信号（ＤＰＨ８）と上記タイミング発生
回路７ｂからのＲＤＹとを受け、ＣＬＫにしたがって上
記レジスタ６に対する出力イネーブル信号（ＲＯＥ）を
発生するものである。
およびフェーズ信号（ＤＰＨ８）と上記タイミング発生
回路７ｂからのＲＤＹとを受け、ＣＬＫにしたがって上
記レジスタ６に対する出力イネーブル信号（ＲＯＥ）を
発生するものである。
次に、上記した構成における動作について説明する。
まず、第３図を参照して、ＤＭＡＣ５のプロセッサクロ
ックの位相とＤＲＡＭｌの動作クロックの位相とが合わ
ない場合について説明する。
ックの位相とＤＲＡＭｌの動作クロックの位相とが合わ
ない場合について説明する。
位相が合わない場合、ＤＭＡＣ５のステータス出力であ
るＳｏ・Ｓｌがロウ（ｌｏｗ）に変化したところを検知
して、ＤＭＡＣ５のプロセッサクロックの位相を知る。
るＳｏ・Ｓｌがロウ（ｌｏｗ）に変化したところを検知
して、ＤＭＡＣ５のプロセッサクロックの位相を知る。
この場合、上記Ｓ０・ＳｌをＣＬＫの立ち上がりで打ち
抜いた信号、つまり１クロツク前の丁７・Ｓ＋の状態を
示す丁Ｔを作り、「丁７・丁丁−ロウ」、かっｒＤＳ−
ハイ（ｈｉｇｈ）Ｊの条件で、ＤＭＡＣ５のプロセッサ
クロックの位相を示すＤＰＨ８を強制的にロウにする。
抜いた信号、つまり１クロツク前の丁７・Ｓ＋の状態を
示す丁Ｔを作り、「丁７・丁丁−ロウ」、かっｒＤＳ−
ハイ（ｈｉｇｈ）Ｊの条件で、ＤＭＡＣ５のプロセッサ
クロックの位相を示すＤＰＨ８を強制的にロウにする。
これ以外の条件では、ＤＰＨ８は前の同信号と逆の値を
とるようにする。
とるようにする。
コノヨうにすると、Ｄ Ｐ ＨＳ ハ、ｒｓｏ ・ｓ＋
−ロウ」である最初のＣＬＫの立ち上がり以後、ＣＬＫ
の立ち上がりごと１．： ｒｏ、１，０．１．−Ｊと変
化され、この値はＣＬＫの各立ち上がりでのＤＭＡＣ３
のプロセッサクロックの位相をそのまま示したものとな
る。すなわち、ＤＰＨ８とＤＭＡＣ５のプロセッサクロ
ックとはその位相が一致される。
−ロウ」である最初のＣＬＫの立ち上がり以後、ＣＬＫ
の立ち上がりごと１．： ｒｏ、１，０．１．−Ｊと変
化され、この値はＣＬＫの各立ち上がりでのＤＭＡＣ３
のプロセッサクロックの位相をそのまま示したものとな
る。すなわち、ＤＰＨ８とＤＭＡＣ５のプロセッサクロ
ックとはその位相が一致される。
ここで、ＤＭＡＣ５のプロセッサクロックの位相は、Ｓ
Ｏ・Ｓｌによってのみ知ることができるものとする。Ｄ
ＭＡＣ５のプロセッサクロックを直に参照するようにす
れば、ＤＰＩＳをわざわざＳｏ’Ｓｉから作る必要がな
いように思えるが、上記ＤＭＡＣ５としてたとえば５Ａ
Ｂ８２２５７−Ｎというものを使用した場合においては
、プロセッサクロック（８Ｍ Ｈｚ ）の倍の周波数の
クロックをチップに入力する必要があり、このクロック
を内部で分周して使用し、外部には出力しないためであ
る。
Ｏ・Ｓｌによってのみ知ることができるものとする。Ｄ
ＭＡＣ５のプロセッサクロックを直に参照するようにす
れば、ＤＰＩＳをわざわざＳｏ’Ｓｉから作る必要がな
いように思えるが、上記ＤＭＡＣ５としてたとえば５Ａ
Ｂ８２２５７−Ｎというものを使用した場合においては
、プロセッサクロック（８Ｍ Ｈｚ ）の倍の周波数の
クロックをチップに入力する必要があり、このクロック
を内部で分周して使用し、外部には出力しないためであ
る。
一般に、Ｓｏ・ＳｌはＣＬＫの周期値を越えて遅延する
ことはないので、位相の判定に供される。
ことはないので、位相の判定に供される。
このように、ＤＭＡＣ５のプロセッサクロックの位相は
、ＤＰＩＳから判断できるようになっている。すなわち
、ｒＤＰＨ３−ロウ」のときのＣＬＫの立ち上がりが、
ＤＭＡＣ５のプロセッサクロックのサイクルの切れ目、
つまりバス状態（Ｔ８：ステータス状態またはＴＣ：コ
マンド実行状態）の切れ目であり、ハイのときはサイク
ルの途中（バス状態の中間）であることがわかる。
、ＤＰＩＳから判断できるようになっている。すなわち
、ｒＤＰＨ３−ロウ」のときのＣＬＫの立ち上がりが、
ＤＭＡＣ５のプロセッサクロックのサイクルの切れ目、
つまりバス状態（Ｔ８：ステータス状態またはＴＣ：コ
マンド実行状態）の切れ目であり、ハイのときはサイク
ルの途中（バス状態の中間）であることがわかる。
この状態において、たとえば上記したＣＬＫの立ち上が
りで、ＤＭＡＣ５からのメモリリードアクセスがスター
ト（ＣＰＵ２からのアクセスの要求がなく、無条件でＤ
ＭＡＣ５によるアクセスがスタート）すると、まずＲＡ
Ｓが立ち下がる。続いて、ＣＡＳが立ち下がり、ｒＲＡ
Ｓ−ロウ」におけるＣＬＫの立ち上がりにてＲＤＹがロ
ウとなる。
りで、ＤＭＡＣ５からのメモリリードアクセスがスター
ト（ＣＰＵ２からのアクセスの要求がなく、無条件でＤ
ＭＡＣ５によるアクセスがスタート）すると、まずＲＡ
Ｓが立ち下がる。続いて、ＣＡＳが立ち下がり、ｒＲＡ
Ｓ−ロウ」におけるＣＬＫの立ち上がりにてＲＤＹがロ
ウとなる。
このＲＤＹは、ＤＲＡＭＩの１回の動作が終了したこと
を示すものであり、「ＲＤＹ−ロウ」のときのＣＬＫの
立ち上がりが１回のメモリアクセスの終了を示している
。
を示すものであり、「ＲＤＹ−ロウ」のときのＣＬＫの
立ち上がりが１回のメモリアクセスの終了を示している
。
メモリアクセスが終了するときには、リードデータＣＤ
ＲＡＭ１からのデータ出力）が有効となっている。とこ
ろが、このときに「Ｄ Ｐ ＨＳ−ハイ」であると、Ｄ
ＭＡＣ５のバス状態はサイクルの途中である。このため
、ＤＭＡＣ５は、このリードデータを取り込むことがで
きない。すなわち、上記ＤＭＡＣ５は、バス状態の切れ
目でなければ１回の命令実行サイクルを終了することが
できないために、データも取り込むことができない。こ
の場合、ＤＰＩＳがロウであれば問題はない。
ＲＡＭ１からのデータ出力）が有効となっている。とこ
ろが、このときに「Ｄ Ｐ ＨＳ−ハイ」であると、Ｄ
ＭＡＣ５のバス状態はサイクルの途中である。このため
、ＤＭＡＣ５は、このリードデータを取り込むことがで
きない。すなわち、上記ＤＭＡＣ５は、バス状態の切れ
目でなければ１回の命令実行サイクルを終了することが
できないために、データも取り込むことができない。こ
の場合、ＤＰＩＳがロウであれば問題はない。
そこで、ＤＭＡＣ５がデータを取り込むタイミングまで
、そのデータを保持するためのレジスタ６が設けられて
いる。この場合、メモリアクセスの終了時には必ずレジ
スタ６にリードデータを取り込んでおき、ｒＤ Ｐ Ｈ
Ｓ−ハイ」で、ｒＲＤＹ−ロウ」となったときに、上記
レジスタ６の出力をイネーブルとし、データの出力を行
わせる。このための信号として、レジスタ６にリードデ
ータを取り込むためのＲＣＬＫと、レジスタ６の出力を
イネーブルにするＲＯＥとが用意されている。
、そのデータを保持するためのレジスタ６が設けられて
いる。この場合、メモリアクセスの終了時には必ずレジ
スタ６にリードデータを取り込んでおき、ｒＤ Ｐ Ｈ
Ｓ−ハイ」で、ｒＲＤＹ−ロウ」となったときに、上記
レジスタ６の出力をイネーブルとし、データの出力を行
わせる。このための信号として、レジスタ６にリードデ
ータを取り込むためのＲＣＬＫと、レジスタ６の出力を
イネーブルにするＲＯＥとが用意されている。
このＲＣＬＫは、ＣＬＫとＲＤＹとの論理和により作ら
れる。ＲＣＬＫの立ち上がりでレジスタ６にデータが取
り込まれる。
れる。ＲＣＬＫの立ち上がりでレジスタ６にデータが取
り込まれる。
なお、ＲＤＹは、ＤＭＡＣ５によるアクセスでない場合
にもアクティブとなるので、無関係なときにＲＣＬＫ
（無意味）が出ることがある。しかし、ＤＭＡＣ５は必
ずＲＣＬＩＣが出た次のＣＬＫのサイクル中にデータの
取り込みを行うようになっているため、問題はない。
にもアクティブとなるので、無関係なときにＲＣＬＫ
（無意味）が出ることがある。しかし、ＤＭＡＣ５は必
ずＲＣＬＩＣが出た次のＣＬＫのサイクル中にデータの
取り込みを行うようになっているため、問題はない。
また、ＲＯＥは、ｒＤ Ｐ ＨＳ−ハイ」で、ｒＲＤＹ
−ロウ」となったときのＣＬＫの立ち上がりでＣＬＫの
１周期分アクティブとなり、レジスタ６に保持されてい
るデータがＤＭＡＣ５に出力される。
−ロウ」となったときのＣＬＫの立ち上がりでＣＬＫの
１周期分アクティブとなり、レジスタ６に保持されてい
るデータがＤＭＡＣ５に出力される。
このようにして、ＤＲＡＭＩの動作状態の切れ目とＤＭ
ＡＣ５のバス状態の切れ目とが合わなかった場合の、Ｄ
ＭＡＣ５からのメモリリード動作が終了される。
ＡＣ５のバス状態の切れ目とが合わなかった場合の、Ｄ
ＭＡＣ５からのメモリリード動作が終了される。
なお、ＤＲＤＹは、ＤＭＡＣ５に対して実行中の命令実
行サイクルの終了を指示するものであり、これは（ｒＲ
ＡＳ−ロウ」、かつｒＲＤＹ−ハイ」、かつｒＤ Ｐ
ＨＳ−ハイ」） または（ｒＲＡＳ−ロウ」、かつｒＲ
ＤＹ−ロウ」、かつｒＤＦ’Ｈ８−ハイ」）の条件で、
ＣＬＫの２周期分生成される。
行サイクルの終了を指示するものであり、これは（ｒＲ
ＡＳ−ロウ」、かつｒＲＤＹ−ハイ」、かつｒＤ Ｐ
ＨＳ−ハイ」） または（ｒＲＡＳ−ロウ」、かつｒＲ
ＤＹ−ロウ」、かつｒＤＦ’Ｈ８−ハイ」）の条件で、
ＣＬＫの２周期分生成される。
第４図は、ＤＲＡＭＩの動作状態の切れ目εＤＭＡＣ５
のバス状態の切れ目とが合った場合の、ＤＭＡＣ５から
のメモリリード動作を示すものである。
のバス状態の切れ目とが合った場合の、ＤＭＡＣ５から
のメモリリード動作を示すものである。
この図からも明らかなように、メモリアクセス処理の終
了にともなって読み出されたデータがＤＭＡＣ５に取り
込まれる。すなわち、ＤＭＡＣ５のプロセッサクロック
の位相とＤＲＡＭＩの動作クロックの位相とが合う場合
、リードデータは一時的にレジスタ６に保持されること
なく、バッファ５を介してダイレクトにＤＭＡＣ５に取
り込まれる。
了にともなって読み出されたデータがＤＭＡＣ５に取り
込まれる。すなわち、ＤＭＡＣ５のプロセッサクロック
の位相とＤＲＡＭＩの動作クロックの位相とが合う場合
、リードデータは一時的にレジスタ６に保持されること
なく、バッファ５を介してダイレクトにＤＭＡＣ５に取
り込まれる。
上記したように、ＤＭＡＣのデータを読み込むタイミン
グとＤＲＡＭからの読み出しデータの出力タイミングと
が合わない場合、ＤＭＡＣがデータを読み込むタイミン
グとなるまで、上記読み出しデータをレジスタで保持す
るようにしている。
グとＤＲＡＭからの読み出しデータの出力タイミングと
が合わない場合、ＤＭＡＣがデータを読み込むタイミン
グとなるまで、上記読み出しデータをレジスタで保持す
るようにしている。
すなわち、ＤＲＡＭからのデータの読み出し時に、ＤＭ
ＡＣのプロセッサクロックとＤＲＡＭの動作クロックの
位相が合う場合にはダイレクトリードとし、合わない場
合には上記ＤＲＡＭからの読み出しデータをレジスタに
て一時的に保持させるた後、ＤＭＡＣで取り込むように
している。これにより、ＤＭＡＣのデータを読み込むタ
イミングがＤＲＡＭからのり−ドデータを出力するタイ
ミングと合わない場合でも、ＤＭＡＣからのメモリアク
セス処理の終了にともなって新たなメモリリード動作が
可能な状態とされる。したがって、ＤＭＡＣのデータを
読み込むタイミングまで待つことなく、次のメモリアク
セスサイクルに移ることができるようになるものである
。
ＡＣのプロセッサクロックとＤＲＡＭの動作クロックの
位相が合う場合にはダイレクトリードとし、合わない場
合には上記ＤＲＡＭからの読み出しデータをレジスタに
て一時的に保持させるた後、ＤＭＡＣで取り込むように
している。これにより、ＤＭＡＣのデータを読み込むタ
イミングがＤＲＡＭからのり−ドデータを出力するタイ
ミングと合わない場合でも、ＤＭＡＣからのメモリアク
セス処理の終了にともなって新たなメモリリード動作が
可能な状態とされる。したがって、ＤＭＡＣのデータを
読み込むタイミングまで待つことなく、次のメモリアク
セスサイクルに移ることができるようになるものである
。
なお、この発明は上記した実施例に限定されるものでは
なく、発明の要旨を変えない範囲において、種々変形実
施可能なことは勿論である。
なく、発明の要旨を変えない範囲において、種々変形実
施可能なことは勿論である。
［発明の効果］
以上、詳述したようにこの発明によれば、第１または第
２の読み出し手段のプロセッサクロックの位相とメモリ
手段の動作クロックの位相とが合わない場合には、読み
出したデータをレジスタ手段で一時的に記憶するように
しているため、第１または第２の読み出し手段のデータ
を読み込むタイミングがメモリ手段からの読み出しデー
タの出力タイミングと合わない場合でも、メモリ手段が
第１または第２の読み出し手段のデータを読み込むタイ
ミングまで待たずに、次のメモリアクセスサイクルに移
ることができるメモリ装置を提供できる。
２の読み出し手段のプロセッサクロックの位相とメモリ
手段の動作クロックの位相とが合わない場合には、読み
出したデータをレジスタ手段で一時的に記憶するように
しているため、第１または第２の読み出し手段のデータ
を読み込むタイミングがメモリ手段からの読み出しデー
タの出力タイミングと合わない場合でも、メモリ手段が
第１または第２の読み出し手段のデータを読み込むタイ
ミングまで待たずに、次のメモリアクセスサイクルに移
ることができるメモリ装置を提供できる。
図面はこの発明の一実施例を示すもので、第１図はこの
発明のメモリ装置の構成を示すブロック図、第２図はメ
モリ制御装置の構成を示すブロック図、第３図は位相が
合わない場合を例に示すタイミングチャート、第４図は
位相があっている場合を例に示すタイミングチャートで
ある。 １・・・ＤＲＡＭ、２・・・ＣＰＵ、３・・・ＤＭＡＣ
。 ４．５・・・双方向バッファ、６・・・レジスタ、７・
・・メモリ制御装置、７ａ・・・調停回路、７ｂ・・・
タイミング発生回路、７Ｃ・・・位相検知回路。
発明のメモリ装置の構成を示すブロック図、第２図はメ
モリ制御装置の構成を示すブロック図、第３図は位相が
合わない場合を例に示すタイミングチャート、第４図は
位相があっている場合を例に示すタイミングチャートで
ある。 １・・・ＤＲＡＭ、２・・・ＣＰＵ、３・・・ＤＭＡＣ
。 ４．５・・・双方向バッファ、６・・・レジスタ、７・
・・メモリ制御装置、７ａ・・・調停回路、７ｂ・・・
タイミング発生回路、７Ｃ・・・位相検知回路。
Claims (2)
- （１）データが記憶され、所定の動作クロックで動作す
るメモリ手段と、 このメモリ手段の動作クロックの２ｎ倍の周期のプロセ
ッサクロックで動作する第１の読み出し手段と、 前記メモリ手段の動作クロックの２ｎ倍の周期のプロセ
ッサクロックで動作する第２の読み出し手段と、 前記メモリ手段からのデータの読み出し動作時に、前記
メモリから読み出したデータの出力タイミングが、前記
第１、第２の読み出し手段のプロセッサクロックの中間
に入ってしまう場合、前記データを一時的に格納するレ
ジスタ手段と、前記第１、第２の読み出し手段のプロセ
ッサクロックの切れ目を検知する検知手段と、 この検知手段によって検知される前記プロセッサクロッ
クの切れ目に同期させて、前記レジスタ手段に格納され
たデータを、前記第１、第２の読み出し手段に出力する
制御手段と を具備したことを特徴とするメモリ装置。 - （２）前記メモリ手段からのデータの読み出し動作時に
、前記メモリから読み出したデータの出力タイミングが
、前記第１、第２の読み出し手段のプロセッサクロック
の切れ目と一致する場合には、前記レジスタ手段を介す
ことなく前記第１、第２の読み出し手段にデータを出力
することを特徴とする請求項（１）記載のメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283744A JPH03144990A (ja) | 1989-10-31 | 1989-10-31 | メモリ装置 |
| US07/605,356 US5235694A (en) | 1989-10-31 | 1990-10-30 | Multi i/o device system using temporary store of ram data when associated communicating i/o devices are operating at various clocking phases |
| EP19900120938 EP0426169A3 (en) | 1989-10-31 | 1990-10-31 | Optical data filing system with improved memory read/write control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283744A JPH03144990A (ja) | 1989-10-31 | 1989-10-31 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03144990A true JPH03144990A (ja) | 1991-06-20 |
Family
ID=17669549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283744A Pending JPH03144990A (ja) | 1989-10-31 | 1989-10-31 | メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5235694A (ja) |
| EP (1) | EP0426169A3 (ja) |
| JP (1) | JPH03144990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022493A (ko) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | 통신 시스템의 메모리 억세스 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3059520B2 (ja) * | 1991-05-24 | 2000-07-04 | キヤノン株式会社 | データ処理装置及びファクシミリ装置 |
| JPH05173938A (ja) * | 1991-10-08 | 1993-07-13 | Fujitsu Ltd | 間欠ｄｍａ制御方式 |
| US5313627A (en) * | 1992-01-02 | 1994-05-17 | International Business Machines Corp. | Parity error detection and recovery |
| JPH07210445A (ja) * | 1994-01-20 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置およびコンピュータ |
| EP0700001B1 (en) * | 1994-08-31 | 1999-11-03 | Motorola, Inc. | Method for synchronously accessing memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2053537B (en) * | 1979-07-10 | 1983-08-10 | Lucas Industries Ltd | Digital computing apparatus |
| JPS5790740A (en) * | 1980-11-26 | 1982-06-05 | Nec Corp | Information transfer device |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| US4792929A (en) * | 1987-03-23 | 1988-12-20 | Zenith Electronics Corporation | Data processing system with extended memory access |
| DE3782335T2 (de) * | 1987-04-22 | 1993-05-06 | Ibm | Speichersteuersystem. |
| EP0321628B1 (en) * | 1987-12-23 | 1992-11-04 | International Business Machines Corporation | Shared memory interface for a data processing system |
| JP2700552B2 (ja) * | 1988-03-11 | 1998-01-21 | 株式会社リコー | 画像ファイリングシステム |
-
1989
- 1989-10-31 JP JP1283744A patent/JPH03144990A/ja active Pending
-
1990
- 1990-10-30 US US07/605,356 patent/US5235694A/en not_active Expired - Fee Related
- 1990-10-31 EP EP19900120938 patent/EP0426169A3/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022493A (ko) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | 통신 시스템의 메모리 억세스 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5235694A (en) | 1993-08-10 |
| EP0426169A2 (en) | 1991-05-08 |
| EP0426169A3 (en) | 1994-05-18 |
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