JPH05173938A - 間欠ｄｍａ制御方式 - Google Patents

間欠ｄｍａ制御方式

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JPH05173938A
JPH05173938A JP3260271A JP26027191A JPH05173938A JP H05173938 A JPH05173938 A JP H05173938A JP 3260271 A JP3260271 A JP 3260271A JP 26027191 A JP26027191 A JP 26027191A JP H05173938 A JPH05173938 A JP H05173938A
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JP
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dma
control unit
transfer
controller
memory
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Withdrawn
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JP3260271A
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Keiko Kawasaki
恵子 川崎
Yozo Igi
洋三 井木
Fumiaki Tahira
文明 田平
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

(57)【要約】 【目的】一定ブロック単位でＤＭＡ転送を行なうデータ
通信装置におけるＤＭＡ転送制御方式に関し、メインメ
モリ側との間の通信速度に無関係に、ファイルメモリ側
との間のデータ転送速度を高速化できるようにすること
を目的とする。 【構成】中央制御装置１をＨＡＬＴ状態にしてメインメ
モリ２からファイルメモリ制御装置６のバッファメモリ
３Ａ，３Ｂに順次ＤＭＡ転送して、終了したとき、外部
バス制御装置７に対するＤＭＡ要求の出力を停止して中
央制御装置１のＨＡＬＴを解除し、中央制御装置１が定
期的ソフト動作を終了したとき、フラグを立てることに
よって、ＤＭＡ要求の出力停止を解除し、メインメモリ
２からファイルメモリ制御装置６へのＤＭＡ転送を再開
するようにして、メインメモリ側との間の通信速度に無
関係に、ファイルメモリ側との間のデータ転送速度を高
速化できるようにすることで構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一定ブロック単位でＤ
ＭＡ（Direct Memory Access）転送を行なうデータ通信
装置におけるＤＭＡ転送制御方式に関し、特にＤＭＡを
データブロック単位で間欠的に行ない、中央制御装置が
必要なソフト処理を終了したのちにＤＭＡを再開するよ
うにした間欠ＤＭＡ制御方式に関するものである。
【０００２】ある種のデータ通信装置においては、中央
制御装置に対してハードディスクまたはフロッピディス
クを備え、中央制御装置の有するメインメモリと、ハー
ドディスクまたはフロッピディスクの書き込み，読み出
しの制御を行なうファイルメモリ制御装置との間で、Ｄ
ＭＡによって所定のデータブロック単位で間欠的にデー
タの送受を行なう。
【０００３】このような間欠ＤＭＡ制御方式において
は、メインメモリとファイルメモリ制御装置との間の通
信速度に無関係に、ファイルメモリ側との間のデータ転
送速度を高速化できるようにすることが要望される。
【０００４】
【従来の技術】図４は、従来の間欠ＤＭＡ制御方式を示
すブロック図である。図中、１１はシステムの全体の制
御を行なう中央制御装置（ＣＣ）、１２は中央制御装置
１１のバス、１３はシステムのプログラム等を格納する
メインメモリ（ＭＭ）、１４はフロッピディスク（Ｆ
Ｄ）、１５はハードディスク（ＨＤ）、１６はフロッピ
ディスク１４とハードディスク１５とを制御するファイ
ルメモリ制御装置（ＦＭＣ）、１７はファイルメモリ制
御装置１６における入力側のバス、１８はファイルメモ
リ制御装置１６における出力側のバス、１９は中央制御
装置１１のバス１２とファイルメモリ制御装置１６との
間のバス制御を行なう外部バス制御装置（ＰＢＣ）であ
る。またファイルメモリ制御装置１６において、２０は
マイクロプロセッサユニット（ＭＰＵ）、２１，２２は
それぞれデュアルポートのバッファメモリ（ＢＭ０，Ｂ
Ｍ１）、２３はＤＭＡ転送の制御と、ＤＭＡのリクエス
トの制御とを行なうＤＭＡ制御部（ＤＭＡＣ１）、２４
はフロッピディスクを制御するフロッピディスク制御部
（ＦＤＣ）、２５はハードディスクを制御するＳＣＳＩ
プロトコル制御部（ＳＰＣ）である。また外部バス制御
装置１９において、２６はＤＭＡ転送を制御するＤＭＡ
制御部（ＤＭＡＣ０）である。
【０００５】中央制御装置１１は、バス１２を介してメ
インメモリ１３および外部バス制御装置１９と接続され
ていて、メインメモリ１３に格納されているプログラム
等を用い、外部バス制御装置１９を経てファイルメモリ
制御装置１６を制御することによって、メインメモリ１
３と、フロッピディスク１４またはハードディスク１５
との間の命令，データ等の送受を行なう。ファイルメモ
リ制御装置１６におけるバッファメモリ２１，２２は、
命令，データ等の転送時、これらを一時的に格納する。
【０００６】メインメモリ１３とファイルメモリ制御装
置１６との間の命令，データの送受は、外部バス制御装
置１９におけるＤＭＡ制御部２６の制御に基づいて、Ｄ
ＭＡ転送によって行なわれ、ファイルメモリ制御装置１
６における２個のバッファメモリ２１，２２との間で順
次行なわれる。バッファメモリ２１，２２と、フロッピ
ディスク制御装置２４またはＳＣＳＩプロトコル制御部
２５との間の命令，データ等の送受は、ＤＭＡ制御部２
３の制御に基づいてＤＭＡ転送によって行われる。さら
にＤＭＡ制御部２３は、外部バス制御装置１９に対して
ＤＭＡ転送を要求するＤＭＡ要求を発生する。マイクロ
プロセッサ２０は、ファイルメモリ制御装置１６におけ
る各部の動作を制御する。
【０００７】図５は、従来の間欠ＤＭＡ制御方式の動作
タイムチャートである。以下、図５に基づいて従来の間
欠ＤＭＡ制御方式におけるデータ等の転送動作、特にメ
インメモリ１３からフロッピディスク制御部２４または
ＳＣＳＩプロトコル制御部２５に対する書き込み転送動
作について説明する。
【０００８】まず、中央制御装置１１からファイルメモ
リ制御装置１６に対して、データ転送のコマンドを書き
込む。コマンドを受けたファイルメモリ制御装置１６
は、外部バス制御装置１９のＤＭＡ制御部２６に対し
て、ＤＭＡ転送を要求するＤＭＡＲＥＱ（ＤＭＡリクエ
スト）を出力するようにその内部をセットして、ＤＭＡ
制御部２３からＤＭＡＲＥＱを出力する。これによっ
て、ＤＭＡ制御部２６は中央制御装置１１をＨＡＬＴ
（休止）状態にして、メインメモリ１３とバッファメモ
リ２１間のデータ転送を開始する。中央制御装置１１の
ＨＡＬＴ状態は、ＤＭＡＲＥＱの出力期間中継続する。
【０００９】ＤＭＡ制御部２６は、ＤＭＡ制御部２３か
らＤＭＡＲＥＱを受けるごとにＤＭＡＡＣＫ（ＤＭＡ応
答）を返送すると同時に、メインメモリ１３から所定量
のデータ等を読み出して、バッファメモリ２１に書き込
む。このような処理がバッファメモリ２１がＦｕｌｌに
なるまで繰り返して行なわれる。
【００１０】バッファメモリ２１がＦｕｌｌになると、
ファイルメモリ制御装置１６におけるマイクロプロセッ
サ２０のファームが通信開始のコマンドを発生する。こ
れによって、フロッピディスク制御部２４またはＳＣＳ
Ｉプロトコル制御部２５は、データ書き込み可能な状態
のとき、ＤＲＥＱ（データリクリスト）を出力する。Ｄ
ＭＡ制御部２３はこれを受けたとき、ＡＣＫ（応答）を
出力して、バッファメモリ２１のデータ等をフロッピデ
ィスク制御部２４またはＳＣＳＩプロトコル制御部２５
にＤＭＡ転送する。これによって、フロッピディスク１
４またはハードディスク１５にデータの書き込みが行な
われる。ＤＭＡ制御部２３は、ＤＭＡ転送中は、マイク
ロプロセッサ２０をＨＡＬＴ状態にする。
【００１１】バッファメモリ２１からフロッピディスク
制御部２４またはＳＣＳＩプロトコル制御部２５に対す
るデータ転送の間に、外部バス制御装置１９のＤＭＡ制
御部２６は、メインメモリ１３とバッファメモリ２２間
のデータ転送を行なう。バッファメモリ２１とフロッピ
ディスク制御部２４またはＳＣＳＩプロトコル制御部２
５との間のデータ転送が終了しないうちに、バッファメ
モリ２２がＦｕｌｌになったときは、ＤＭＡ制御部２３
からのＤＭＡＲＥＱの出力が停止され、これによって外
部バス制御装置１９は、次のＤＭＡＲＥＱが出力される
まで、中央制御装置１１のＨＡＬＴ状態を解除する。
【００１２】次に、バッファメモリ２１からのデータ転
送が終了すると、ＤＭＡ制御部２３はＤＭＡＲＥＱを出
力する。これによって、メインメモリ１３からバッファ
メモリ２１に対するデータ転送が再開される。
【００１３】このような動作がメインメモリ１３におけ
るデータがなくなるまで、繰り返して行なわれることに
よって、メインメモリ１３とフロッピディスク制御部２
４またはＳＣＳＩプロトコル制御部２５との間で、間欠
ＤＭＡ動作が行なわれる。
【００１４】図４のシステムにおける、フロッピディス
ク制御部２４またはＳＣＳＩプロトコル制御部２５から
メインメモリ１３に対する読み出し転送動作は、次のよ
うにして行なわれる。
【００１５】まず、中央制御装置１１から、ファイルメ
モリ制御装置１６に対して、データ転送のコマンドを送
出する。コマンドを受けたファイルメモリ制御装置１６
は、マイクロプロセッサ２０をＨＡＬＴ状態にして、Ｄ
ＭＡ制御部２３の制御に応じて、フロッピディスク制御
部２４またはＳＣＳＩプロトコル制御部２５からバッフ
ァメモリ２１へのデータ転送を開始する。
【００１６】バッファメモリ２１がＦｕｌｌになったと
き、フロッピディスク制御部２４またはＳＣＳＩプロト
コル制御部２５からバッファメモリ２２へのデータ転送
を行なうと同時に、ファイルメモリ制御装置１６からＤ
ＭＡＲＥＱを出力する。これによって、ＤＭＡ制御部２
６は中央制御装置１１をＨＡＬＴ状態にして、バッファ
メモリ２１からメインメモリ１３へのデータ転送を開始
する。フロッピディスク制御部２４またはＳＣＳＩプロ
トコル制御部２５からバッファメモリ２２へのデータ転
送よりも先に、バッファメモリ２１からメインメモリ１
３へのデータ転送が終了した場合は、ファイルメモリ制
御装置１６からのＤＭＡＲＥＱの出力が停止され、ＤＭ
Ａ制御部２６は、次のＤＭＡＲＥＱが出力されるまで、
中央制御装置１１のＨＡＬＴ状態を解除する。
【００１７】このような動作がフロッピディスク１４ま
たはハードディスク１５におけるデータがなくなるま
で、繰り返して行なわれることによって、フロッピディ
スク制御部２４またはＳＣＳＩプロトコル制御部２５と
メインメモリ１３との間で、間欠ＤＭＡ動作が行なわれ
る。
【００１８】
【発明が解決しようとする課題】従来の間欠ＤＭＡ制御
方式では、メインメモリ１３からバッファメモリ２１，
２２に対するデータ転送速度が、バッファメモリ２１，
２２からフロッピディスク制御部２４またはＳＣＳＩプ
ロトコル制御部２５に対するデータ転送速度よりある程
度大きければ、中央制御装置１１に対して、適当な時間
間隔で適当な期間のＨＡＬＴ解除が行なわれるが、両転
送速度の差があまりないか、同速度か、またはメインメ
モリ１３からバッファメモリ２１，２２に対するデータ
転送速度の方が遅い場合には、中央制御装置１１に対す
るＨＡＬＴ状態の解除を行なう期間が短くなったり、ま
たは時間間隔が長くなったりすることになる。
【００１９】一方、中央制御装置１１は、ＨＡＬＴ期間
に、例えばタイマの監視等の、定期的に行なう必要のあ
るソフト動作を行なうようになっている。しかしなが
ら、上述のように、メインメモリ１３からバッファメモ
リ２１，２２に対するデータ転送速度が、バッファメモ
リ２１，２２からフロッピディスク制御部２４またはＳ
ＣＳＩプロトコル制御部２５に対するデータ転送速度よ
り遅い場合には、ＨＡＬＴ状態の解除が十分な期間行な
われないため、このような定期的なソフト動作を行なう
ことができなくなるという問題があった。
【００２０】本発明はこのような従来技術の課題を解決
しようとするものであって、メインメモリからバッファ
メモリを介して、フロッピディスクの制御部またはハー
ドディスクの制御部との間でデータのＤＭＡ転送を行な
う間欠ＤＭＡ制御方式において、メインメモリからバッ
ファメモリに対するデータ転送速度が、バッファメモリ
からフロッピディスクの制御部またはハードディスクの
制御部に対するデータ転送速度より遅い場合でも、中央
制御装置を必要な期間ＨＡＬＴ状態から解除することが
でき、従って中央制御装置が所要のソフト動作を実行す
ることができる、間欠ＤＭＡ制御方式を提供することを
目的としている。
【００２１】
【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明が適用されるシステム
は、中央制御装置１に接続されたメインメモリ２と、２
個のデュアルポートのバッファメモリ３Ａ，３Ｂと、外
部記憶装置を制御する外部記憶制御部４と、バッファメ
モリ３Ａ，３Ｂと外部記憶制御部４との間のＤＭＡ転送
の制御を行なうとともにメインメモリ２とバッファメモ
リ３Ａ，３Ｂとの間のＤＭＡ転送を要求するＤＭＡ要求
を発生するＤＭＡ制御部５とを備えたファイルメモリ制
御装置６と、このＤＭＡ要求に応じて中央制御装置１を
ＨＡＬＴ状態にするとともにメインメモリ２とバッファ
メモリ３Ａ，３Ｂとの間のＤＭＡ転送を制御する外部バ
ス制御装置７とを有している。
【００２２】そして、外部バス制御装置７がＤＭＡ制御
部５からのＤＭＡ要求に応じてメインメモリ２から２個
のバッファメモリ３Ａ，３Ｂに順次ＤＭＡ転送を行な
い、バッファメモリ３Ａ，３Ｂのいずれかへの転送終了
時、ＤＭＡ制御部５がこのバッファメモリから外部記憶
制御部４に対するＤＭＡ転送の制御を行なうとともに、
第１のバッファメモリ３ＡからのＤＭＡ転送中に、第２
のバッファメモリ３ＢへのＤＭＡ転送が終了したとき、
ＤＭＡ制御部５がＤＭＡ要求の出力を停止するものであ
る。
【００２３】これに対して、中央制御装置１内に中央制
御装置１の行なう定期的ソフト動作の終了時セットされ
るフラグ８を設けるとともに、ファイルメモリ制御装置
６内にＤＭＡ制御部５から出力されるＤＭＡ要求を制御
するＤＭＡ要求制御部９を設ける。
【００２４】そして、ＤＭＡ要求制御部９がメインメモ
リ２から第２のバッファメモリ３Ｂへの転送終了時ＤＭ
Ａ要求を禁止し、フラグ８のセット時、ＤＭＡ要求の禁
止を解除することによって、間欠的にメインメモリ２か
ら外部記憶制御部４に対してＤＭＡ転送を行なうことを
特徴とするものである。
【００２５】またこの場合に、中央制御装置１内にタイ
マ１０を設けて、中央制御装置１がＨＡＬＴ状態を解除
されてから一定期間をカウントし、この一定期間内にフ
ラグ８がセットされなかったとき、ＤＭＡ要求制御部９
がＤＭＡ要求の禁止を解除することを特徴とするもので
ある。
【００２６】
【作用】このデータ通信装置においては、外部バス制御
装置７がＤＭＡ制御部５からのＤＭＡ要求の発生中、中
央制御装置１をＨＡＬＴ状態にする。そして外部バス制
御装置７は、メインメモリ２から２個のバッファメモリ
３Ａ，３Ｂに順次ＤＭＡ転送を行ない、バッファメモリ
３Ａ，３Ｂのいずれかへの転送が完了したとき、ＤＭＡ
制御部５がこのバッファメモリから外部記憶制御部４に
対するＤＭＡ転送の制御を行なう。そして、第１のバッ
ファメモリ３ＡからのＤＭＡ転送中に、第２のバッファ
メモリ３ＢへのＤＭＡ転送が終了したとき、ＤＭＡ制御
部５がＤＭＡ要求の出力を停止する。
【００２７】本発明においては、これに対して、中央制
御装置１内に中央制御装置１の行なう定期的ソフト動作
が終了したときセットされるフラグ８を設けるととも
に、ファイルメモリ制御装置６内にＤＭＡ制御部５から
出力されるＤＭＡ要求を制御するＤＭＡ要求制御部９を
設けて、メインメモリ２から第２のバッファメモリ３Ｂ
への転送終了時にＤＭＡ要求を禁止し、フラグ８がセッ
トされたとき、ＤＭＡ要求の禁止を解除する。
【００２８】またこの場合に、中央制御装置１内にタイ
マ１０を設けて、中央制御装置１がＨＡＬＴ状態を解除
されてから一定期間をカウントして、この一定期間内に
フラグ８がセットされなかったときは、ＤＭＡ要求制御
部９がＤＭＡ要求の禁止を解除する。
【００２９】従って本発明によれば、間欠的にメインメ
モリ２から外部記憶制御部４に対してＤＭＡ転送を行な
うとともに、メインメモリからバッファメモリに対する
データ転送速度が、バッファメモリからフロッピディス
クの制御部またはハードディスクの制御部に対するデー
タ転送速度より遅い場合でも、中央制御装置を必要な期
間ＨＡＬＴ状態から解除することができ、従って中央制
御装置が所要のソフト動作を実行することができる。
【００３０】
【実施例】図２は、本発明の一実施例の構成を示すブロ
ック図であって、図４におけると同じものを同じ番号で
示し、中央制御装置１１において、３１は中央制御装置
１１が定期的なソフト動作を終了したとき立てられるレ
ギュラアクセスフラグ（ＲＡＦ）、３２は所定期間を計
数するタイマ（ＴＭ）、３３はオア回路である。またフ
ァイルメモリ制御装置１６において、３４はファイルメ
モリ制御装置１６から外部バス制御装置１９に対して送
出されるＤＭＡＲＥＱの制御を行なうＤＭＡリクエスト
制御部（ＤＲＱＣ）である。
【００３１】レギュラアクセスフラグ３１は、中央制御
装置１１内において、中央制御装置１１が定期的に行な
う必要のあるソフト動作を終了したときセットされ、一
定時間後にリセットされる。ＤＭＡリクエスト制御部３
４は、レギュラアクセスフラグ３１がセットされたと
き、ファイルメモリ制御装置１６におけるＤＭＡ制御部
２３から、外部バス制御装置１９におけるＤＭＡ制御部
２６に対するＤＭＡＲＥＱの転送を開始し、バッファメ
モリ２２がＦｕｌｌになったとき、ＤＭＡＲＥＱを禁止
するように制御する。ＤＭＡＲＥＱの禁止によって、中
央制御装置１１はＨＡＬＴ状態を解除されるので、定期
的なソフト動作を行なうことができる。
【００３２】また、タイマ３２は、中央制御装置１１が
ＨＡＬＴ状態を解除されてから、一定時間をカウントし
て、カウント終了時、ＤＭＡリクエスト制御部３４を、
ＤＭＡＲＥＱの転送可能な状態に制御する。これによっ
て、中央制御装置１１の障害等によって、一定期間内に
レギュラアクセスフラグ３１がセットされなかったと
き、バッファメモリ２１，２２とフロッピディスク制御
部２４またはＳＣＳＩプロトコル制御部２５との間のデ
ータ転送が終了していたら、無条件にＤＭＡ制御部２３
からのＤＭＡＲＥＱを出力し、ＤＭＡ動作を再開させ
る。
【００３３】図３は、本発明の間欠ＤＭＡ制御方式の動
作タイムチャートである。以下、図３に基づいて本発明
の間欠ＤＭＡ制御方式におけるデータ等の転送動作、特
にメインメモリ１３からフロッピディスク制御部２４ま
たはＳＣＳＩプロトコル制御部２５に対する書き込み転
送動作について説明する。
【００３４】まず、中央制御装置１１からファイルメモ
リ制御装置１６に対して、データ転送のコマンドを書き
込む。コマンドを受けたファイルメモリ制御装置１６
は、外部バス制御装置１９のＤＭＡ制御部２６に対して
ＤＭＡＲＥＱを出力するようにその内部をセットして、
ＤＭＡ制御部２３からＤＭＡＲＥＱを出力する。これに
よって、ＤＭＡ制御部２６は中央制御装置１１をＨＡＬ
Ｔ状態にして、メインメモリ１３とバッファメモリ２１
間のデータ転送を開始する。
【００３５】バッファメモリ２１がＦｕｌｌになると、
ファイルメモリ制御装置１６におけるＤＭＡ制御部２３
は、マイクロプロセッサ２０をＨＡＬＴ状態にして、バ
ッファメモリ２１から、フロッピディスク制御部２４ま
たはＳＣＳＩプロトコル制御部２５にＤＭＡ転送を行な
う。その間、外部バス制御装置１９のＤＭＡ制御部２６
は、メインメモリ１３とバッファメモリ２２間のＤＭＡ
転送を行なう。
【００３６】バッファメモリ２２がＦｕｌｌになったと
きは、ファイルメモリ制御装置１６のＤＭＡリクエスト
制御部３４は、ＤＭＡＲＥＱの出力を停止する。これに
よって中央制御装置１１はＨＡＬＴ状態を解除されるの
で、ソフト動作を開始し、定期的に行なう必要のあるソ
フト動作を実行して、終了時、レギュラアクセスフラグ
３１をセットする。これによって、バッファメモリ２１
とフロッピディスク制御部２４またはＳＣＳＩプロトコ
ル制御部２５との間のＤＭＡ転送が終了していたら、Ｄ
ＭＡＲＥＱが出力されて、メインメモリ１３からバッフ
ァメモリ２１に対するＤＭＡ転送が再開される。
【００３７】このような動作がメインメモリ１３におけ
るデータがなくなるまで、繰り返して行なわれることに
よって、メインメモリ１３とフロッピディスク制御部２
４またはＳＣＳＩプロトコル制御部２５との間で、間欠
ＤＭＡ動作が行なわれる。
【００３８】この際、中央制御装置１１がＨＡＬＴ状態
を解除されてから、タイマ３２が一定期間をカウントし
て、この一定期間内にレギュラアクセスフラグ３１がセ
ットされなかったときは、中央制御装置１１が障害状態
であるものとして、バッファメモリ２１とフロッピディ
スク制御部２４またはＳＣＳＩプロトコル制御部２５と
の間のＤＭＡ転送が終了していたら、無条件にＤＭＡＲ
ＥＱを出力して、ＤＭＡ動作を再開させる。
【００３９】
【発明の効果】以上説明したように本発明によれば、メ
インメモリからバッファメモリを介して、フロッピディ
スクの制御部またはハードディスクの制御部との間でデ
ータのＤＭＡ転送を行なう間欠ＤＭＡ制御方式におい
て、メインメモリからバッファメモリに対するデータ転
送速度が、バッファメモリからファイルメモリ制御装置
に対するデータ転送速度より遅い場合でも、中央制御装
置を必要な期間、ＨＡＬＴ状態にすることができるの
で、中央制御装置が所要のソフト動作を実行することが
できる。従って本発明によった場合、メインメモリとフ
ァイルメモリ制御装置間のデータ通信速度を考慮するこ
となしに、ファイルメモリ側の転送速度を高速化するこ
とが可能となる。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示すブロック図であ
る。
【図３】本発明の間欠ＤＭＡ制御方式の動作タイムチャ
ートである。
【図４】従来の間欠ＤＭＡ制御方式を示すブロック図で
ある。
【図５】従来の間欠ＤＭＡ制御方式の動作タイムチャー
トである。
【符号の説明】
１ 中央制御装置 ２ メインメモリ ３Ａ，３Ｂ バッファメモリ ４ 外部記憶制御部 ５ ＤＭＡ制御部 ６ ファイルメモリ制御装置 ７ 外部バス制御装置 ８ フラグ ９ ＤＭＡ要求制御部 １０ タイマ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】中央制御装置（１）に接続されたメインメ
    モリ（２）と、 ２個のデュアルポートのバッファメモリ（３Ａ，３Ｂ）
    と、外部記憶装置を制御する外部記憶制御部（４）と、
    前記バッファメモリ（３Ａ，３Ｂ）と外部記憶制御部
    （４）との間のＤＭＡ転送の制御を行なうとともに前記
    メインメモリ（２）とバッファメモリ（３Ａ，３Ｂ）と
    の間のＤＭＡ転送を要求するＤＭＡ要求を発生するＤＭ
    Ａ制御部（５）とを備えたファイルメモリ制御装置
    （６）と、 該ＤＭＡ要求に応じて前記中央制御装置（１）をＨＡＬ
    Ｔ状態にするとともに前記メインメモリ（２）とバッフ
    ァメモリ（３Ａ，３Ｂ）との間のＤＭＡ転送を制御する
    外部バス制御装置（７）とを有し、 外部バス制御装置（７）が前記ＤＭＡ制御部（５）から
    のＤＭＡ要求に応じてメインメモリ（２）から２個のバ
    ッファメモリ（３Ａ，３Ｂ）に順次ＤＭＡ転送を行な
    い、該バッファメモリ（３Ａ，３Ｂ）の何れかへの転送
    終了時前記ＤＭＡ制御部（５）が該バッファメモリから
    外部記憶制御部（４）に対するＤＭＡ転送の制御を行な
    うとともに、第１のバッファメモリ（３Ａ）からのＤＭ
    Ａ転送中に第２のバッファメモリ（３Ｂ）へのＤＭＡ転
    送が終了したとき前記ＤＭＡ制御装置（５）がＤＭＡ要
    求の出力を停止するシステムにおいて、 前記中央制御装置（１）内に該中央制御装置（１）の行
    なう定期的ソフト動作の終了時セットされるフラグ
    （８）を設けるとともに、前記ファイルメモリ制御装置
    （６）内に前記ＤＭＡ制御部（５）から出力されるＤＭ
    Ａ要求を制御するＤＭＡ要求制御部（９）を設け、 該ＤＭＡ要求制御部（９）がメインメモリ（２）から第
    ２のバッファメモリ（３Ｂ）への転送終了時前記ＤＭＡ
    要求を禁止し、前記フラグ（８）のセット時該ＤＭＡ要
    求の禁止を解除することによって、間欠的にメインメモ
    リ（２）から外部記憶制御部（４）に対してＤＭＡ転送
    を行なうことを特徴とする間欠ＤＭＡ制御方式。
  2. 【請求項２】請求項１に記載の間欠ＤＭＡ制御方式にお
    いて、前記中央制御装置（１）内にタイマ（１０）を設
    けて、中央制御装置（１）がＨＡＬＴ状態を解除されて
    から一定期間をカウントし、該一定期間内に前記フラグ
    （８）がセットされなかったとき、前記ＤＭＡ要求制御
    部（９）が前記ＤＭＡ要求の禁止を解除することを特徴
    とする間欠ＤＭＡ制御方式。
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