JP3072559B2 - Ａｔａｐｉインタフェイス制御回路、およびその回路を使用したｄｖｄプレーヤ - Google Patents
Ａｔａｐｉインタフェイス制御回路、およびその回路を使用したｄｖｄプレーヤInfo
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- JP3072559B2 JP3072559B2 JP10339722A JP33972298A JP3072559B2 JP 3072559 B2 JP3072559 B2 JP 3072559B2 JP 10339722 A JP10339722 A JP 10339722A JP 33972298 A JP33972298 A JP 33972298A JP 3072559 B2 JP3072559 B2 JP 3072559B2
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はインタフェイス制御
回路に関し、特にＤＶＤプレーヤに適用できるようなイ
ンタフェイス制御回路、すなわちＤＶＤリーダとＭＰＥ
Ｇデコーダとの間に配置され、ＤＶＤリーダから出力さ
れたＭＰＥＧデータをＡＴＡＰＩインタフェイスを介し
てＭＰＥＧデコーダのバッファメモリまで伝送する制御
を行なうインタフェイス制御回路に関するものである。
本発明ではまた、このＡＴＡＰＩインタフェイス制御回
路を使用したＤＶＤプレーヤも開示する。
回路に関し、特にＤＶＤプレーヤに適用できるようなイ
ンタフェイス制御回路、すなわちＤＶＤリーダとＭＰＥ
Ｇデコーダとの間に配置され、ＤＶＤリーダから出力さ
れたＭＰＥＧデータをＡＴＡＰＩインタフェイスを介し
てＭＰＥＧデコーダのバッファメモリまで伝送する制御
を行なうインタフェイス制御回路に関するものである。
本発明ではまた、このＡＴＡＰＩインタフェイス制御回
路を使用したＤＶＤプレーヤも開示する。
【０００２】
【従来の技術】ＤＶＤプレーヤは、一般的にはサーボ制
御部分（以下、ＤＶＤリーダと言う）およびＭＰＥＧデ
コーダを備える。
御部分（以下、ＤＶＤリーダと言う）およびＭＰＥＧデ
コーダを備える。
【０００３】図１は、ＤＶＤリーダの一般的な構成を示
す回路ブロック図である。 ＤＶＤ光学ディスク１上のデ
ータは、読み取り部２で読み取られた後、増幅部３で増
幅され、データデコーダ４およびサーボ制御部５へそれ
ぞれ入力される。 サーボ制御部５は、入力されたデータ
を利用して処理を行なった後、帰還信号を出力して駆動
モータ６へ伝送し、モータ６の回転を一定の線速度(con
stant line speed）に維持する。データデコーダ４は、
光学ディスク１からのデータをデコードし、ＭＰＥＧデ
ータの信号にして出力する。一般に、ＤＶＤリーダ内に
はＩＤＥ−ＡＴＡＰＩインタフェイスが備えられている
ので、システム設計のニーズに応じてＭＰＥＧデータを
データデコーダ４の出力端子からＭＰＥＧデコーダへ直
接出力するか、またはＡＴＡＰＩインタフェイス７の制
御によりＡＴＡＰＩデータバスを通じてＭＰＥＧデコー
ダへ出力することができる。上述したデータデコーダ
４、サーボ制御部５、およびＡＴＡＰＩインタフェイス
７相互間の働きは、中央処理装置（ＣＰＵ）８により管
理・制御されている。しかし、データデコーダ４の出力
端子からＭＰＥＧデコーダへ直接データを出力する場
合、ＤＶＤリーダとＭＰＥＧデコーダとの間のデータ伝
送に、ＤＶＤメーカはＩＣメーカーが提供するインタフ
ェイスを使用しなければならない。しかも、ＩＣ規格は
提供メーカーにより様々に異なるため、ＤＶＤメーカー
は様々なＩＣ規格に応じて複数種類のインタフェイス回
路を設計しなくてはならず、柔軟性・経済性において非
常に不利である。一方、ＡＴＡＰＩインタフェイスは工
業標準規格のインタフェイスであり、それを使用すれば
上述したような問題は生じない。
す回路ブロック図である。 ＤＶＤ光学ディスク１上のデ
ータは、読み取り部２で読み取られた後、増幅部３で増
幅され、データデコーダ４およびサーボ制御部５へそれ
ぞれ入力される。 サーボ制御部５は、入力されたデータ
を利用して処理を行なった後、帰還信号を出力して駆動
モータ６へ伝送し、モータ６の回転を一定の線速度(con
stant line speed）に維持する。データデコーダ４は、
光学ディスク１からのデータをデコードし、ＭＰＥＧデ
ータの信号にして出力する。一般に、ＤＶＤリーダ内に
はＩＤＥ−ＡＴＡＰＩインタフェイスが備えられている
ので、システム設計のニーズに応じてＭＰＥＧデータを
データデコーダ４の出力端子からＭＰＥＧデコーダへ直
接出力するか、またはＡＴＡＰＩインタフェイス７の制
御によりＡＴＡＰＩデータバスを通じてＭＰＥＧデコー
ダへ出力することができる。上述したデータデコーダ
４、サーボ制御部５、およびＡＴＡＰＩインタフェイス
７相互間の働きは、中央処理装置（ＣＰＵ）８により管
理・制御されている。しかし、データデコーダ４の出力
端子からＭＰＥＧデコーダへ直接データを出力する場
合、ＤＶＤリーダとＭＰＥＧデコーダとの間のデータ伝
送に、ＤＶＤメーカはＩＣメーカーが提供するインタフ
ェイスを使用しなければならない。しかも、ＩＣ規格は
提供メーカーにより様々に異なるため、ＤＶＤメーカー
は様々なＩＣ規格に応じて複数種類のインタフェイス回
路を設計しなくてはならず、柔軟性・経済性において非
常に不利である。一方、ＡＴＡＰＩインタフェイスは工
業標準規格のインタフェイスであり、それを使用すれば
上述したような問題は生じない。
【０００４】一般に、ＡＴＡＰＩインタフェイスによる
データ伝送は、プログラムドＩ／Ｏ（Programmed lnput
/ ０utput:以下、ＰＩＯと言う）モード、およびダイレ
クトメモリアクセス (Direct Memory Access：以下、Ｄ
ＭＡと言う）モードの２種類に区別できる。
データ伝送は、プログラムドＩ／Ｏ（Programmed lnput
/ ０utput:以下、ＰＩＯと言う）モード、およびダイレ
クトメモリアクセス (Direct Memory Access：以下、Ｄ
ＭＡと言う）モードの２種類に区別できる。
【０００５】ＡＴＡＰＩインタフェイスがＰＩＯ伝送モ
ードにある場合、たとえばＣＰＵなどによる制御のもと
で、データバスおよび制御線バス（control line bus)
を介してＡＴＡＰＩインタフェイスヘパッケージコマン
ド（package command 、１２バイト）を伝送し、ＣＰＵ
とＡＴＡＰＩインタフェイスとの間でハンドシェイクの
実行を確認した後、ＣＰＵの管理・制御のもと、ＡＴＡ
ＰＩインタフェイスを介して目的地までデータ伝送す
る。これからわかるように、ＰＩＯモードによるデータ
伝送では、かなりのＣＰＵタイムが必要であるため効率
低下を招くうえ、データ伝送レートが低下するという欠
点もある。このため、ＰＩＯモードではパッケージコマ
ンドを発した後、ＤＭＡモードに切り換えてからデータ
伝送するのが一般的である。
ードにある場合、たとえばＣＰＵなどによる制御のもと
で、データバスおよび制御線バス（control line bus)
を介してＡＴＡＰＩインタフェイスヘパッケージコマン
ド（package command 、１２バイト）を伝送し、ＣＰＵ
とＡＴＡＰＩインタフェイスとの間でハンドシェイクの
実行を確認した後、ＣＰＵの管理・制御のもと、ＡＴＡ
ＰＩインタフェイスを介して目的地までデータ伝送す
る。これからわかるように、ＰＩＯモードによるデータ
伝送では、かなりのＣＰＵタイムが必要であるため効率
低下を招くうえ、データ伝送レートが低下するという欠
点もある。このため、ＰＩＯモードではパッケージコマ
ンドを発した後、ＤＭＡモードに切り換えてからデータ
伝送するのが一般的である。
【０００６】
【発明が解決しようとする課題】たとえば動画再生等の
ＤＶＤプレーヤの稼働中において、ＭＰＥＧデコーダが
デコードしなければならないデータストリームは、大き
さも速さも一定ではない。もしこの場合、ＡＴＡＰＩイ
ンタフェイスでＤＭＡモードが採用されていると、デー
タバッファのサイズが大きくなり、また読み書きの管理
が複雑になるため、プロトコルエラーが発生し易くな
る。しかも、 データストリームの大きさが不確定である
ため、膨大なメモリが消費される。従って、ＡＴＡＰＩ
インタフェイスにおけるこの２種類のデータ伝送方式を
ＤＶＤプレーヤに応用すると、いずれの場合も効率性・
経済性の目的に見合うことができない。
ＤＶＤプレーヤの稼働中において、ＭＰＥＧデコーダが
デコードしなければならないデータストリームは、大き
さも速さも一定ではない。もしこの場合、ＡＴＡＰＩイ
ンタフェイスでＤＭＡモードが採用されていると、デー
タバッファのサイズが大きくなり、また読み書きの管理
が複雑になるため、プロトコルエラーが発生し易くな
る。しかも、 データストリームの大きさが不確定である
ため、膨大なメモリが消費される。従って、ＡＴＡＰＩ
インタフェイスにおけるこの２種類のデータ伝送方式を
ＤＶＤプレーヤに応用すると、いずれの場合も効率性・
経済性の目的に見合うことができない。
【０００７】以上の問題点を解決するため、本発明は新
規なＡＴＡＰＩインタフェイス制御回路を提供すること
を目的とする。このＡＴＡＰＩインタフェイス制御回路
を使用すれば、ＤＶＤプレーヤ中のＤＶＤリーダとＭＰ
ＥＧデコーダとが、ＡＴＡＰＩインタフェイスを介して
ＤＭＡモードでデータ伝送を行なう際に、ＣＰＵがデー
タ伝送に必要な時間を短縮することによりシステムの効
率アップが図られ、同時にまた、データバッファの管理
を簡略化することにより使用メモリを節約することがで
きる。また、本発明はそのようなＡＴＡＰＩインタフェ
イス制御回路を使用したＤＶＤプレーヤの提供も目的と
する。
規なＡＴＡＰＩインタフェイス制御回路を提供すること
を目的とする。このＡＴＡＰＩインタフェイス制御回路
を使用すれば、ＤＶＤプレーヤ中のＤＶＤリーダとＭＰ
ＥＧデコーダとが、ＡＴＡＰＩインタフェイスを介して
ＤＭＡモードでデータ伝送を行なう際に、ＣＰＵがデー
タ伝送に必要な時間を短縮することによりシステムの効
率アップが図られ、同時にまた、データバッファの管理
を簡略化することにより使用メモリを節約することがで
きる。また、本発明はそのようなＡＴＡＰＩインタフェ
イス制御回路を使用したＤＶＤプレーヤの提供も目的と
する。
【０００８】
【課題を解決するための手段】上述した目的を達成する
ため、第１の発明では、ＤＶＤリーダとＭＰＥＧデコー
ダとの間に配置され、前記ＤＶＤリーダから出力された
ＭＰＥＧデータをＡＴＡＰＩインタフェイスを介して前
記ＭＰＥＧデコーダへ伝送するための制御を行なうＡＴ
ＡＰＩインタフェイス制御回路において、前記ＭＰＥＧ
デコーダから前記ＤＶＤリーダヘの制御信号と、前記Ｄ
ＶＤリーダから前記ＭＰＥＧデコーダへの前記制御信号
の応答信号とを伝送するための制御信号伝送部と、前記
ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤＭＡモー
ドによるＭＰＥＧデータ伝送の準備を完了した場合に、
ＤＭＡ可能信号を前記ＡＴＡＰＩインタフェイスヘ伝送
することにより、前記ＡＴＡＰＩインタフェイスを介し
て前記ＤＭＡモードにより前記ＭＰＥＧデコーダへＭＰ
ＥＧデータを伝送することを前記ＤＶＤリーダに可能に
させるＤＭＡモード信号生成部と、前記ＭＰＥＧデコー
ダのメモリに蓄積されたＭＰＥＧデータが所定値に達し
た場合に、前記ＤＭＡモード信号生成部に対して前記Ｄ
ＭＡ可能信号の遮断を要求することにより前記ＤＶＤリ
ーダによる前記ＭＰＥＧデコーダへのＭＰＥＧデータの
伝送を一時停止させ、前記ＭＰＥＧデコーダのメモリに
蓄積されたＭＰＥＧデータが所定数に満たない場合、ま
たは前記ＤＶＤリーダがデータ伝送を停止してから一定
時間が経過した場合に、前記ＤＭＡモード信号生成部に
対して前記ＤＭＡ可能信号の復活を要求することにより
ＭＰＥＧデータを引き続き前記ＡＴＡＰＩインタフェイ
スを介して伝送可能にし、ＭＰＥＧデータの伝送が終了
するまで前記ＤＭＡ可能信号の遮断・復活を要求する処
理を反復するデータストリーム制御部とを備えたことを
特徴とする。
ため、第１の発明では、ＤＶＤリーダとＭＰＥＧデコー
ダとの間に配置され、前記ＤＶＤリーダから出力された
ＭＰＥＧデータをＡＴＡＰＩインタフェイスを介して前
記ＭＰＥＧデコーダへ伝送するための制御を行なうＡＴ
ＡＰＩインタフェイス制御回路において、前記ＭＰＥＧ
デコーダから前記ＤＶＤリーダヘの制御信号と、前記Ｄ
ＶＤリーダから前記ＭＰＥＧデコーダへの前記制御信号
の応答信号とを伝送するための制御信号伝送部と、前記
ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤＭＡモー
ドによるＭＰＥＧデータ伝送の準備を完了した場合に、
ＤＭＡ可能信号を前記ＡＴＡＰＩインタフェイスヘ伝送
することにより、前記ＡＴＡＰＩインタフェイスを介し
て前記ＤＭＡモードにより前記ＭＰＥＧデコーダへＭＰ
ＥＧデータを伝送することを前記ＤＶＤリーダに可能に
させるＤＭＡモード信号生成部と、前記ＭＰＥＧデコー
ダのメモリに蓄積されたＭＰＥＧデータが所定値に達し
た場合に、前記ＤＭＡモード信号生成部に対して前記Ｄ
ＭＡ可能信号の遮断を要求することにより前記ＤＶＤリ
ーダによる前記ＭＰＥＧデコーダへのＭＰＥＧデータの
伝送を一時停止させ、前記ＭＰＥＧデコーダのメモリに
蓄積されたＭＰＥＧデータが所定数に満たない場合、ま
たは前記ＤＶＤリーダがデータ伝送を停止してから一定
時間が経過した場合に、前記ＤＭＡモード信号生成部に
対して前記ＤＭＡ可能信号の復活を要求することにより
ＭＰＥＧデータを引き続き前記ＡＴＡＰＩインタフェイ
スを介して伝送可能にし、ＭＰＥＧデータの伝送が終了
するまで前記ＤＭＡ可能信号の遮断・復活を要求する処
理を反復するデータストリーム制御部とを備えたことを
特徴とする。
【０００９】また第２の発明では、ＤＶＤリーダとＭＰ
ＥＧデコーダとの間に配置され、前記ＤＶＤリーダから
出力されたＭＰＥＧデータをＡＴＡＰＩインタフェイス
を介して前記ＭＰＥＧデコーダへ伝送するための制御を
行なうＡＴＡＰＩインタフェイス制御回路において、前
記ＭＰＥＧデコーダから前記ＤＶＤリーダを制御するた
めの制御信号が与えられた場合にそれを前記ＤＶＤリー
ダヘ伝送し、前記ＤＶＤリーダから前記制御信号の応答
信号が与えられた場合にそれを前記ＭＰＥＧデコーダへ
伝送する制御信号伝送部と、前記ＭＰＥＧデコーダおよ
び前記ＤＶＤリーダがＤＭＡモードによるＭＰＥＧデー
タ伝送の準備を完了した場合に、前記ＡＴＡＰＩインタ
フェイスを介して前記ＤＭＡモードにより前記ＭＰＥＧ
デコーダへＭＰＥＧデータを伝送することを前記ＤＶＤ
リーダに可能にさせるＤＭＡ可能信号を生成して前記Ａ
ＴＡＰＩインタフェイスヘ伝送するＤＭＡモード信号生
成部と、前記ＭＰＥＧデコーダのメモリに蓄積されたＭ
ＰＥＧデータが所定値に達した場合に、前記ＤＶＤリー
ダによる前記ＭＰＥＧデコーダへのＭＰＥＧデータの伝
送を一時停止させるべく前記ＤＭＡモード信号生成部に
対して前記ＤＭＡ可能信号の遮断を要求し、前記ＭＰＥ
Ｇデコーダのメモリに蓄積されたＭＰＥＧデータが所定
数に満たない場合、または前記ＤＶＤリーダがデータ伝
送を停止してから一定時間が経過した場合に、ＭＰＥＧ
データを引き続き前記ＡＴＡＰＩインタフェイスを介し
て伝送可能にさせるべく前記ＤＭＡモード信号生成部に
対して前記ＤＭＡ可能信号の復活を要求し、ＭＰＥＧデ
ータの伝送が終了するまで前記ＤＭＡ可能信号の遮断・
復活を要求する処理を反復するデータストリーム制御部
とを備えたことを特徴とする。
ＥＧデコーダとの間に配置され、前記ＤＶＤリーダから
出力されたＭＰＥＧデータをＡＴＡＰＩインタフェイス
を介して前記ＭＰＥＧデコーダへ伝送するための制御を
行なうＡＴＡＰＩインタフェイス制御回路において、前
記ＭＰＥＧデコーダから前記ＤＶＤリーダを制御するた
めの制御信号が与えられた場合にそれを前記ＤＶＤリー
ダヘ伝送し、前記ＤＶＤリーダから前記制御信号の応答
信号が与えられた場合にそれを前記ＭＰＥＧデコーダへ
伝送する制御信号伝送部と、前記ＭＰＥＧデコーダおよ
び前記ＤＶＤリーダがＤＭＡモードによるＭＰＥＧデー
タ伝送の準備を完了した場合に、前記ＡＴＡＰＩインタ
フェイスを介して前記ＤＭＡモードにより前記ＭＰＥＧ
デコーダへＭＰＥＧデータを伝送することを前記ＤＶＤ
リーダに可能にさせるＤＭＡ可能信号を生成して前記Ａ
ＴＡＰＩインタフェイスヘ伝送するＤＭＡモード信号生
成部と、前記ＭＰＥＧデコーダのメモリに蓄積されたＭ
ＰＥＧデータが所定値に達した場合に、前記ＤＶＤリー
ダによる前記ＭＰＥＧデコーダへのＭＰＥＧデータの伝
送を一時停止させるべく前記ＤＭＡモード信号生成部に
対して前記ＤＭＡ可能信号の遮断を要求し、前記ＭＰＥ
Ｇデコーダのメモリに蓄積されたＭＰＥＧデータが所定
数に満たない場合、または前記ＤＶＤリーダがデータ伝
送を停止してから一定時間が経過した場合に、ＭＰＥＧ
データを引き続き前記ＡＴＡＰＩインタフェイスを介し
て伝送可能にさせるべく前記ＤＭＡモード信号生成部に
対して前記ＤＭＡ可能信号の復活を要求し、ＭＰＥＧデ
ータの伝送が終了するまで前記ＤＭＡ可能信号の遮断・
復活を要求する処理を反復するデータストリーム制御部
とを備えたことを特徴とする。
【００１０】更に第３の発明では、ＤＶＤリーダと、Ｍ
ＰＥＧデコーダと、ＤＶＤリーダとＭＰＥＧデコーダと
の間に配置され、前記ＤＶＤリーダから出力されたＭＰ
ＥＧデータをＡＴＡＰＩインタフェイスを介して前記Ｍ
ＰＥＧデコーダへ伝送するための制御を行なうＡＴＡＰ
Ｉインタフェイス制御回路とを備えたＤＶＤプレーヤに
おいて、前記ＡＴＡＰＩインタフェイス制御回路は、前
記ＭＰＥＧデコーダから前記ＤＶＤリーダヘ制御信号
を、前記ＤＶＤリーダから前記ＭＰＥＧデコーダへ前記
制御信号の応答信号を伝送するための制御信号伝送部
と、前記ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤ
ＭＡモードによるＭＰＥＧデータ伝送の準備を完了した
場合に、ＤＭＡ可能信号を前記ＡＴＡＰＩインタフェイ
スへ伝送することにより、前記ＡＴＡＰＩインタフェイ
スを介して前記ＤＭＡモードにより前記ＭＰＥＧデコー
ダへＭＰＥＧデータを伝送することを前記ＤＶＤリーダ
に可能にさせるＤＭＡモード信号生成部と、前記ＭＰＥ
Ｇデコーダのメモリに蓄積されたＭＰＥＧデータが所定
値に達した場合に、前記ＤＭＡモード信号生成部に対し
て前記ＤＭＡ可能信号の遮断を要求することにより前記
ＤＶＤリーダによる前記ＭＰＥＧデコーダへのＭＰＥＧ
データの伝送を一時停止させ、前記ＭＰＥＧデコーダの
メモリに蓄積されたＭＰＥＧデータが所定数に満たない
場合、または前記ＤＶＤリーダがデータ伝送を停止して
から一定時間が経過した場合に、前記ＤＭＡモード信号
生成部に対して前記ＤＭＡ可能信号の復活を要求するこ
とによりＭＰＥＧデータを引き続き前記ＡＴＡＰＩイン
タフェイスを介して伝送可能にし、ＭＰＥＧデータの伝
送が終了するまで前記ＤＭＡ可能信号の遮断・復活を要
求する処理を反復するデータストリーム制御部とを備え
たことを特徴とする。
ＰＥＧデコーダと、ＤＶＤリーダとＭＰＥＧデコーダと
の間に配置され、前記ＤＶＤリーダから出力されたＭＰ
ＥＧデータをＡＴＡＰＩインタフェイスを介して前記Ｍ
ＰＥＧデコーダへ伝送するための制御を行なうＡＴＡＰ
Ｉインタフェイス制御回路とを備えたＤＶＤプレーヤに
おいて、前記ＡＴＡＰＩインタフェイス制御回路は、前
記ＭＰＥＧデコーダから前記ＤＶＤリーダヘ制御信号
を、前記ＤＶＤリーダから前記ＭＰＥＧデコーダへ前記
制御信号の応答信号を伝送するための制御信号伝送部
と、前記ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤ
ＭＡモードによるＭＰＥＧデータ伝送の準備を完了した
場合に、ＤＭＡ可能信号を前記ＡＴＡＰＩインタフェイ
スへ伝送することにより、前記ＡＴＡＰＩインタフェイ
スを介して前記ＤＭＡモードにより前記ＭＰＥＧデコー
ダへＭＰＥＧデータを伝送することを前記ＤＶＤリーダ
に可能にさせるＤＭＡモード信号生成部と、前記ＭＰＥ
Ｇデコーダのメモリに蓄積されたＭＰＥＧデータが所定
値に達した場合に、前記ＤＭＡモード信号生成部に対し
て前記ＤＭＡ可能信号の遮断を要求することにより前記
ＤＶＤリーダによる前記ＭＰＥＧデコーダへのＭＰＥＧ
データの伝送を一時停止させ、前記ＭＰＥＧデコーダの
メモリに蓄積されたＭＰＥＧデータが所定数に満たない
場合、または前記ＤＶＤリーダがデータ伝送を停止して
から一定時間が経過した場合に、前記ＤＭＡモード信号
生成部に対して前記ＤＭＡ可能信号の復活を要求するこ
とによりＭＰＥＧデータを引き続き前記ＡＴＡＰＩイン
タフェイスを介して伝送可能にし、ＭＰＥＧデータの伝
送が終了するまで前記ＤＭＡ可能信号の遮断・復活を要
求する処理を反復するデータストリーム制御部とを備え
たことを特徴とする。
【００１１】また更に、第４の発明では、ＤＶＤリーダ
と、ＭＰＥＧデコーダと、ＤＶＤリーダとＭＰＥＧデコ
ーダとの間に配置され、前記ＤＶＤリーダから出力され
たＭＰＥＧデータをＡＴＡＰＩインタフェイスを介して
前記ＭＰＥＧデコーダへ伝送するための制御を行なうＡ
ＴＡＰＩインタフェイス制御回路とを備えたＤＶＤプレ
ーヤにおいて、前記ＡＴＡＰＩインタフェイス制御回路
は、前記ＭＰＥＧデコーダから前記ＤＶＤリーダを制御
するための制御信号が与えられた場合にそれを前記ＤＶ
Ｄリーダヘ伝送し、前記ＤＶＤリーダから前記制御信号
の応答信号が与えられた場合にそれを前記ＭＰＥＧデコ
ーダへ伝送する制御信号伝送部と、前記ＭＰＥＧデコー
ダおよび前記ＤＶＤリーダがＤＭＡモードによるＭＰＥ
Ｇデータ伝送の準備を完了した場合に、前記ＡＴＡＰＩ
インタフェイスを介して前記ＤＭＡモードにより前記Ｍ
ＰＥＧデコーダへＭＰＥＧデータを伝送することを前記
ＤＶＤリーダに可能にさせるＤＭＡ可能信号を生成して
前記ＡＴＡＰＩインタフェイスへ伝送するＤＭＡモード
信号生成部と、前記ＭＰＥＧデコーダのメモリに蓄積さ
れたＭＰＥＧデータが所定値に達した場合に、前記ＤＶ
Ｄリーダによる前記ＭＰＥＧデコーダへのＭＰＥＧデー
タの伝送を一時停止させるべく前記ＤＭＡモード信号生
成部に対して前記ＤＭＡ可能信号の遮断を要求し、前記
ＭＰＥＧデコーダのメモリに蓄積されたＭＰＥＧデータ
が所定数に満たない場合、または前記ＤＶＤリーダがデ
ータ伝送を停止してから一定時間が経過した場合に、Ｍ
ＰＥＧデータを引き続き前記ＡＴＡＰＩインタフェイス
を介して伝送可能にさせるべく前記ＤＭＡモード信号生
成部に対して前記ＤＭＡ可能信号の復活を要求し、ＭＰ
ＥＧデータの伝送が終了するまで前記ＤＭＡ可能信号の
遮断・復活を要求する処理を反復するデータストリーム
制御部とを備えたことを特徴とする。
と、ＭＰＥＧデコーダと、ＤＶＤリーダとＭＰＥＧデコ
ーダとの間に配置され、前記ＤＶＤリーダから出力され
たＭＰＥＧデータをＡＴＡＰＩインタフェイスを介して
前記ＭＰＥＧデコーダへ伝送するための制御を行なうＡ
ＴＡＰＩインタフェイス制御回路とを備えたＤＶＤプレ
ーヤにおいて、前記ＡＴＡＰＩインタフェイス制御回路
は、前記ＭＰＥＧデコーダから前記ＤＶＤリーダを制御
するための制御信号が与えられた場合にそれを前記ＤＶ
Ｄリーダヘ伝送し、前記ＤＶＤリーダから前記制御信号
の応答信号が与えられた場合にそれを前記ＭＰＥＧデコ
ーダへ伝送する制御信号伝送部と、前記ＭＰＥＧデコー
ダおよび前記ＤＶＤリーダがＤＭＡモードによるＭＰＥ
Ｇデータ伝送の準備を完了した場合に、前記ＡＴＡＰＩ
インタフェイスを介して前記ＤＭＡモードにより前記Ｍ
ＰＥＧデコーダへＭＰＥＧデータを伝送することを前記
ＤＶＤリーダに可能にさせるＤＭＡ可能信号を生成して
前記ＡＴＡＰＩインタフェイスへ伝送するＤＭＡモード
信号生成部と、前記ＭＰＥＧデコーダのメモリに蓄積さ
れたＭＰＥＧデータが所定値に達した場合に、前記ＤＶ
Ｄリーダによる前記ＭＰＥＧデコーダへのＭＰＥＧデー
タの伝送を一時停止させるべく前記ＤＭＡモード信号生
成部に対して前記ＤＭＡ可能信号の遮断を要求し、前記
ＭＰＥＧデコーダのメモリに蓄積されたＭＰＥＧデータ
が所定数に満たない場合、または前記ＤＶＤリーダがデ
ータ伝送を停止してから一定時間が経過した場合に、Ｍ
ＰＥＧデータを引き続き前記ＡＴＡＰＩインタフェイス
を介して伝送可能にさせるべく前記ＤＭＡモード信号生
成部に対して前記ＤＭＡ可能信号の復活を要求し、ＭＰ
ＥＧデータの伝送が終了するまで前記ＤＭＡ可能信号の
遮断・復活を要求する処理を反復するデータストリーム
制御部とを備えたことを特徴とする。
【００１２】
【発明の実施の形態】本発明の目的、特徴、および長所
をさらに明瞭にするため、以下に図面を参照して好まし
い実施例を挙げ、詳しい説明を行なう。
をさらに明瞭にするため、以下に図面を参照して好まし
い実施例を挙げ、詳しい説明を行なう。
【００１３】図２は本発明に係るインタフェイス制御回
路を応用したＤＶＤプレーヤの構成を示す回路ブロック
図である。
路を応用したＤＶＤプレーヤの構成を示す回路ブロック
図である。
【００１４】図２において、ＣＰＵ２２０は主にＭＰＥ
Ｇデコーダ２２を制御する。たとえば動画を再生するな
どしている稼動時に、ＣＰＵ２２０が発したコマンド
は、制御信号伝送部２１１を介してＡＴＡＰＩインタフ
ェイス２０２へ伝送され、それを受けたＡＴＡＰＩイン
タフェイス２０２は、 コマンドの内容に従ってＤＶＤ光
学ディスクに記憶されているＭＰＥＧデータをアクセス
する。一方、ＡＴＡＰＩインタフェイス２０２は準備完
了した旨を伝える応答信号をＣＰＵ２２０へ送り、また
ＤＭＡ要求信号（ＤＭＡ＿ｒｅｑ）を出力してＤＭＡモ
ードによるＭＰＥＧデータ伝送をトリガする。次に、Ｄ
ＭＡモード信号生成部２１２およびＤＭＡ制御部２２３
が、ＤＭＡ要求信号（ＤＭＡ＿ｒｅｑ）、およびＤＭＡ
制御部２２３が出力する制御信号により、ＤＭＡデータ
伝送のハンドシェイク制御を完了する。そして、今度は
さらにＤＭＡ制御部２２３による制御のもとで、ＦＩＦ
Ｏバッファ２２１を経てデータバッファメモリ２２２へ
ＭＰＥＧデータを入力し、ＭＰＥＧデコーダ２２の作業
に必要なデータを提供する。ここで、データバッファメ
モリ２２２が受け取ったデータ量が所定値に達した場
合、 データストリーム制御部２１３はＤＭＡモード信号
生成部２１２から出力されている信号を遮断し、ＡＴＡ
ＰＩインタフェイス２０２内のＭＰＥＧデータのデータ
バッファメモリ２２２への伝送を停止する。
Ｇデコーダ２２を制御する。たとえば動画を再生するな
どしている稼動時に、ＣＰＵ２２０が発したコマンド
は、制御信号伝送部２１１を介してＡＴＡＰＩインタフ
ェイス２０２へ伝送され、それを受けたＡＴＡＰＩイン
タフェイス２０２は、 コマンドの内容に従ってＤＶＤ光
学ディスクに記憶されているＭＰＥＧデータをアクセス
する。一方、ＡＴＡＰＩインタフェイス２０２は準備完
了した旨を伝える応答信号をＣＰＵ２２０へ送り、また
ＤＭＡ要求信号（ＤＭＡ＿ｒｅｑ）を出力してＤＭＡモ
ードによるＭＰＥＧデータ伝送をトリガする。次に、Ｄ
ＭＡモード信号生成部２１２およびＤＭＡ制御部２２３
が、ＤＭＡ要求信号（ＤＭＡ＿ｒｅｑ）、およびＤＭＡ
制御部２２３が出力する制御信号により、ＤＭＡデータ
伝送のハンドシェイク制御を完了する。そして、今度は
さらにＤＭＡ制御部２２３による制御のもとで、ＦＩＦ
Ｏバッファ２２１を経てデータバッファメモリ２２２へ
ＭＰＥＧデータを入力し、ＭＰＥＧデコーダ２２の作業
に必要なデータを提供する。ここで、データバッファメ
モリ２２２が受け取ったデータ量が所定値に達した場
合、 データストリーム制御部２１３はＤＭＡモード信号
生成部２１２から出力されている信号を遮断し、ＡＴＡ
ＰＩインタフェイス２０２内のＭＰＥＧデータのデータ
バッファメモリ２２２への伝送を停止する。
【００１５】図３は、本発明の一実施例の構成を示す回
路ブロック図である。ここで、図２と共通な部分は同じ
符号を付与してある。以下では図３を参照して、本発明
に係るＡＴＡＰＩインタフェイス制御回路をＤＶＤプレ
ーヤに応用した場合の働きについて、さらに詳しく説明
する。
路ブロック図である。ここで、図２と共通な部分は同じ
符号を付与してある。以下では図３を参照して、本発明
に係るＡＴＡＰＩインタフェイス制御回路をＤＶＤプレ
ーヤに応用した場合の働きについて、さらに詳しく説明
する。
【００１６】図２の説明と同様に、ここでもまたＣＰＵ
２２０は主にＭＰＥＧデコーダ２２の働きを制御する。
たとえば動画を再生するなどしている稼動時に、ＣＰＵ
２２０が発したコマンドは、制御信号伝送部２１１を介
してＡＴＡＰＩインタフェイス２０２へ伝送され、それ
を受けたＡＴＡＰＩインタフェイス２０２は、コマンド
の内容に従ってＤＶＤ光学ディスクに記憶されているＭ
ＰＥＧデータをアクセスする。一方、ＡＴＡＰＩインタ
フェイス２０２は、準備完了した旨を伝える応答信号を
ＣＰＵ２２０へ送り、またＤＭＡ要求信号（ＤＭＡ＿ｒ
ｅｑ）を出力してＤＭＡモードによるＭＰＥＧデータ伝
送をトリガする。 ＡＴＡＰＩインタフェイス２０２に対
してコマンドを発するのであるから、制御コマンドはＰ
ＩＯモードを使用してＡＴＡＰＩインタフェイス２０２
中のコマンド一時記憶部まで伝送されなければならず、
このため制御信号伝送部２１１として可能な実施回路は
図３に示されるようなものになる。本実施例では、ＭＰ
ＥＧデコーダ２２を制御するＣＰＵ２２０は８ビットで
あり、一方でＡＴＡＰＩは１６ビットのインタフェイス
である。従って、ＣＰＵ２２０からデータバス経由で出
力された二つの８ビットのコマンドは、第１のラッチ回
路２１１ａおよび選択回路２１１ｂによって１６ビット
のデータに合成された後、ＡＴＡＰＩインタフェイスヘ
伝送される。同様に、ＡＴＡＰＩインタフェイス２０２
から出力された１６ビットの応答信号は、先ず第２のに
保存され、 により二つの８ビットの信号に分割されてか
らＣＰＵ２２０へ送り返される。ラッチ回路２１１ａ，
２１１ｃ、選択回路２１１ｂ及びマルチプレクサ２１１
ｄは、制御論理回路２１１ｅと協働したＣＰＵ２２０の
制御によって動作する。
２２０は主にＭＰＥＧデコーダ２２の働きを制御する。
たとえば動画を再生するなどしている稼動時に、ＣＰＵ
２２０が発したコマンドは、制御信号伝送部２１１を介
してＡＴＡＰＩインタフェイス２０２へ伝送され、それ
を受けたＡＴＡＰＩインタフェイス２０２は、コマンド
の内容に従ってＤＶＤ光学ディスクに記憶されているＭ
ＰＥＧデータをアクセスする。一方、ＡＴＡＰＩインタ
フェイス２０２は、準備完了した旨を伝える応答信号を
ＣＰＵ２２０へ送り、またＤＭＡ要求信号（ＤＭＡ＿ｒ
ｅｑ）を出力してＤＭＡモードによるＭＰＥＧデータ伝
送をトリガする。 ＡＴＡＰＩインタフェイス２０２に対
してコマンドを発するのであるから、制御コマンドはＰ
ＩＯモードを使用してＡＴＡＰＩインタフェイス２０２
中のコマンド一時記憶部まで伝送されなければならず、
このため制御信号伝送部２１１として可能な実施回路は
図３に示されるようなものになる。本実施例では、ＭＰ
ＥＧデコーダ２２を制御するＣＰＵ２２０は８ビットで
あり、一方でＡＴＡＰＩは１６ビットのインタフェイス
である。従って、ＣＰＵ２２０からデータバス経由で出
力された二つの８ビットのコマンドは、第１のラッチ回
路２１１ａおよび選択回路２１１ｂによって１６ビット
のデータに合成された後、ＡＴＡＰＩインタフェイスヘ
伝送される。同様に、ＡＴＡＰＩインタフェイス２０２
から出力された１６ビットの応答信号は、先ず第２のに
保存され、 により二つの８ビットの信号に分割されてか
らＣＰＵ２２０へ送り返される。ラッチ回路２１１ａ，
２１１ｃ、選択回路２１１ｂ及びマルチプレクサ２１１
ｄは、制御論理回路２１１ｅと協働したＣＰＵ２２０の
制御によって動作する。
【００１７】ＭＰＥＧデコーダ２２がＣＰＵ２２０から
データ読み取りコマンドを発した後、ＭＰＥＧデコーダ
２２およびＤＶＤリーダ２０はＡＴＡＰＩインタフェイ
ス制御回路２１と協働して、ＤＭＡモードでＭＰＥＧデ
ータを読み取る。詳しい一連の過程を以下に説明する。
データ読み取りコマンドを発した後、ＭＰＥＧデコーダ
２２およびＤＶＤリーダ２０はＡＴＡＰＩインタフェイ
ス制御回路２１と協働して、ＤＭＡモードでＭＰＥＧデ
ータを読み取る。詳しい一連の過程を以下に説明する。
【００１８】ＡＴＡＰＩインタフェイス２０２がＣＰＵ
２２０から読み取りコマンドを受け取った後、ＤＭＡモ
ードによるＭＰＥＧデータの伝送をトリガするために、
ＤＭＡ要求信号（ＤＭＡ＿ｒｅｑ）を活性化してＣＰＵ
２２０へ伝送し、ＤＭＡモードでデータ伝送する準備が
既に整ったことを伝える。同時にまた、ＤＭＡモード信
号生成部２１２は、このＤＭＡ要求信号（ＤＭＡ＿ｒｅ
ｑ）をＭＰＥＧデコーダ２２中のＤＭＡ制御部２２３へ
も伝送し、ＤＭＡ制御部２２３がＤＭＡモードでのＭＰ
ＥＧデータの伝送の準備が完了したか否かを確認する。
もしすでに準備が完了していれば、ＤＭＡモード信号生
成部２１２はＤＭＡ可能信号（ＤＭＡ＿ａｃｋ）をＡＴ
ＡＰＩインタフェイス２０２へ伝送し、ＭＰＥＧデコー
ダ２２がＤＭＡモードでＭＰＥＧデータを受け取る準備
が完了したことをＡＴＡＰＩインタフェイス２０２へ伝
える。一定時間経過後、ＤＭＡ制御器２２３はＤＭＡ読
み取り信号（ＤＭＡ＿ｒｅａｄ）を活性化してＤＭＡモ
ード信号生成部２１２へ伝送し、ＡＴＡＰＩインタフェ
イス２０２からＭＰＥＧデコーダ２２中のデータバッフ
ァメモリ２２２へデータが伝送されることを通知する。
そして、ＡＴＡＰＩインタフェイス２０２はＭＰＥＧデ
ータをアクセスするためにデータバス（ＤＡＴＡ＿ＢＵ
Ｓ）にのせる。以上の一連の動作のタイミングは図４に
示されている。 ＭＰＥＧデータがデータバス上にあり、
有効にアクセス可能であるとき、ＤＭＡ制御部２２３か
らの読み取り信号（ＭＰＥＧ＿ｒｅａｄ）の指示によ
り、ＤＡＴＡ＿ＢＵＳ上のＭＰＥＧデータが読み取ら
れ、ＦＩＦＯバッファを介してデータバッファメモリ２
２２に書き込まれる。ＭＰＥＧデコーダは一般的に、図
３に示されているような並列式のバッファＦＩＦＯ
（ｐ）および直列式のバッファＦＩＦＯ（ｓ）を備えて
おり、その内の一つを任意に選択してデータの入出力
（Ｉ／Ｏ）処理を行なうことができる。ただし、直列式
のＦＩＦＯバッファＦＩＦＯ（ｓ）が選択されている場
合は、並列データ（たとえば１６ビット) を直列データ
に変換するための並列／直列変換部ＰＩＳＯ２１４を直
列式のＦＩＦＯバッファＦＩＦＯ（ｓ）の前段に配置す
る必要がある。直列式のＦＩＦＯバッファＦＩＦＯ
（ｓ）経由で直列データがデータバッファメモリ２２２
に書き込まれる。
２２０から読み取りコマンドを受け取った後、ＤＭＡモ
ードによるＭＰＥＧデータの伝送をトリガするために、
ＤＭＡ要求信号（ＤＭＡ＿ｒｅｑ）を活性化してＣＰＵ
２２０へ伝送し、ＤＭＡモードでデータ伝送する準備が
既に整ったことを伝える。同時にまた、ＤＭＡモード信
号生成部２１２は、このＤＭＡ要求信号（ＤＭＡ＿ｒｅ
ｑ）をＭＰＥＧデコーダ２２中のＤＭＡ制御部２２３へ
も伝送し、ＤＭＡ制御部２２３がＤＭＡモードでのＭＰ
ＥＧデータの伝送の準備が完了したか否かを確認する。
もしすでに準備が完了していれば、ＤＭＡモード信号生
成部２１２はＤＭＡ可能信号（ＤＭＡ＿ａｃｋ）をＡＴ
ＡＰＩインタフェイス２０２へ伝送し、ＭＰＥＧデコー
ダ２２がＤＭＡモードでＭＰＥＧデータを受け取る準備
が完了したことをＡＴＡＰＩインタフェイス２０２へ伝
える。一定時間経過後、ＤＭＡ制御器２２３はＤＭＡ読
み取り信号（ＤＭＡ＿ｒｅａｄ）を活性化してＤＭＡモ
ード信号生成部２１２へ伝送し、ＡＴＡＰＩインタフェ
イス２０２からＭＰＥＧデコーダ２２中のデータバッフ
ァメモリ２２２へデータが伝送されることを通知する。
そして、ＡＴＡＰＩインタフェイス２０２はＭＰＥＧデ
ータをアクセスするためにデータバス（ＤＡＴＡ＿ＢＵ
Ｓ）にのせる。以上の一連の動作のタイミングは図４に
示されている。 ＭＰＥＧデータがデータバス上にあり、
有効にアクセス可能であるとき、ＤＭＡ制御部２２３か
らの読み取り信号（ＭＰＥＧ＿ｒｅａｄ）の指示によ
り、ＤＡＴＡ＿ＢＵＳ上のＭＰＥＧデータが読み取ら
れ、ＦＩＦＯバッファを介してデータバッファメモリ２
２２に書き込まれる。ＭＰＥＧデコーダは一般的に、図
３に示されているような並列式のバッファＦＩＦＯ
（ｐ）および直列式のバッファＦＩＦＯ（ｓ）を備えて
おり、その内の一つを任意に選択してデータの入出力
（Ｉ／Ｏ）処理を行なうことができる。ただし、直列式
のＦＩＦＯバッファＦＩＦＯ（ｓ）が選択されている場
合は、並列データ（たとえば１６ビット) を直列データ
に変換するための並列／直列変換部ＰＩＳＯ２１４を直
列式のＦＩＦＯバッファＦＩＦＯ（ｓ）の前段に配置す
る必要がある。直列式のＦＩＦＯバッファＦＩＦＯ
（ｓ）経由で直列データがデータバッファメモリ２２２
に書き込まれる。
【００１９】データバッファメモリ２２２へのＭＰＥＧ
データの書き込みが開始されると、データストリーム制
御部２１３は、ＤＭＡ制御部２２３を介してのデータバ
ッファメモリ２２２へのデータの書き込み状況を監視す
る。この監視方法には、たとえばデータストリーム制御
部２１３にカウンタを設け、 データバッファメモリ２２
２に書き込まれたＭＰＥＧデータの蓄積量をカウントす
る方法などがある。データバッファメモリ２２２に書き
込まれたＭＰＥＧデータ量が所定値に達した場合、 デー
タストリーム制御部２１３は、ＤＭＡモード信号生成部
２１２が出力するＤＭＡ可能信号（ＤＭＡ＿ａｃｋ）を
遮断し、ＡＴＡＰＩインタフェイス２０２によるＭＰＥ
Ｇデータの伝送を停止する。図４のタイミングチャート
からわかるように、ＤＭＡ可能信号（ＤＭＡ＿ａｃｋ）
が活性化（ローレベル状態）されて初めて、それより以
降のＤＭＡ読み取り信号（ＤＭＡ＿ｒｅａｄ）などの信
号も次々と活性化される。従って、 データバッファメモ
リ２２２に書き込まれたデータ量が所定値に達すると、
データストリーム制御部２１３は、ＤＭＡモード信号生
成部２１２に対してＤＭＡ可能信号（ＤＭＡ＿ＡＣＫ）
をハイレベル状態に維持するように要求する。このた
め、未伝送データはＡＴＡＰＩインタフェイス２０２に
保持され、ＭＰＥＧデコーダ２２もＭＰＥＧデータの読
み取りを一時停止する。 データバッファメモリ２２２に
蓄えられたＭＰＥＧデータが処理のための特定のバイト
数に満たないか、またはＭＰＥＧデコーダ２２が一定時
間ＭＰＥＧデータの受信を停止した場合、 データストリ
ーム制御部２１３はＤＭＡモード信号生成部２１２に対
してＤＭＡ可能信号（ＤＭＡ＿ＡＣＫ）を正常状態に回
復させるように指示し、それよってＤＶＤリーダ２０と
ＭＰＥＧデコーダ２２との間のデータ伝送を継続するこ
とが出来る。
データの書き込みが開始されると、データストリーム制
御部２１３は、ＤＭＡ制御部２２３を介してのデータバ
ッファメモリ２２２へのデータの書き込み状況を監視す
る。この監視方法には、たとえばデータストリーム制御
部２１３にカウンタを設け、 データバッファメモリ２２
２に書き込まれたＭＰＥＧデータの蓄積量をカウントす
る方法などがある。データバッファメモリ２２２に書き
込まれたＭＰＥＧデータ量が所定値に達した場合、 デー
タストリーム制御部２１３は、ＤＭＡモード信号生成部
２１２が出力するＤＭＡ可能信号（ＤＭＡ＿ａｃｋ）を
遮断し、ＡＴＡＰＩインタフェイス２０２によるＭＰＥ
Ｇデータの伝送を停止する。図４のタイミングチャート
からわかるように、ＤＭＡ可能信号（ＤＭＡ＿ａｃｋ）
が活性化（ローレベル状態）されて初めて、それより以
降のＤＭＡ読み取り信号（ＤＭＡ＿ｒｅａｄ）などの信
号も次々と活性化される。従って、 データバッファメモ
リ２２２に書き込まれたデータ量が所定値に達すると、
データストリーム制御部２１３は、ＤＭＡモード信号生
成部２１２に対してＤＭＡ可能信号（ＤＭＡ＿ＡＣＫ）
をハイレベル状態に維持するように要求する。このた
め、未伝送データはＡＴＡＰＩインタフェイス２０２に
保持され、ＭＰＥＧデコーダ２２もＭＰＥＧデータの読
み取りを一時停止する。 データバッファメモリ２２２に
蓄えられたＭＰＥＧデータが処理のための特定のバイト
数に満たないか、またはＭＰＥＧデコーダ２２が一定時
間ＭＰＥＧデータの受信を停止した場合、 データストリ
ーム制御部２１３はＤＭＡモード信号生成部２１２に対
してＤＭＡ可能信号（ＤＭＡ＿ＡＣＫ）を正常状態に回
復させるように指示し、それよってＤＶＤリーダ２０と
ＭＰＥＧデコーダ２２との間のデータ伝送を継続するこ
とが出来る。
【００２０】図２および図３に示されているように、本
発明に係るインタフェイス制御回路を有するＤＶＤプレ
ーヤは、ＤＶＤリーダ２０、 ＡＴＡＰＩインタフェイス
制御部２１、およびＭＰＥＧデコーダ２２を備え、ＡＴ
ＡＰＩインタフェイス制御回路２１はＤＶＤリーダ２０
とＭＰＥＧデコーダ２２との間に配置されており、ＤＶ
Ｄリーダ２０から出力されたＭＰＥＧデータを、ＡＴＡ
ＰＩインタフェイス２０２を介して、ＡＴＡＰＩインタ
フェイス制御部２１の制御によるＤＭＡモードでＭＰＥ
Ｇデコーダ２２まで伝送することを特徴とする。その作
動原理は上述したとおりであるため、ここでは説明を省
く。
発明に係るインタフェイス制御回路を有するＤＶＤプレ
ーヤは、ＤＶＤリーダ２０、 ＡＴＡＰＩインタフェイス
制御部２１、およびＭＰＥＧデコーダ２２を備え、ＡＴ
ＡＰＩインタフェイス制御回路２１はＤＶＤリーダ２０
とＭＰＥＧデコーダ２２との間に配置されており、ＤＶ
Ｄリーダ２０から出力されたＭＰＥＧデータを、ＡＴＡ
ＰＩインタフェイス２０２を介して、ＡＴＡＰＩインタ
フェイス制御部２１の制御によるＤＭＡモードでＭＰＥ
Ｇデコーダ２２まで伝送することを特徴とする。その作
動原理は上述したとおりであるため、ここでは説明を省
く。
【００２１】以上に好ましい実施例を開示したが、これ
らは決して本発明の範囲を限定するものではなく、当該
技術に熟知した者ならば誰でも、本発明の精神と領域を
逸脱しない範囲内で各種の変動や潤色を加えられるべき
であって、従って本発明の保護範囲は特許請求の範囲で
指定した内容を基準とする。
らは決して本発明の範囲を限定するものではなく、当該
技術に熟知した者ならば誰でも、本発明の精神と領域を
逸脱しない範囲内で各種の変動や潤色を加えられるべき
であって、従って本発明の保護範囲は特許請求の範囲で
指定した内容を基準とする。
【００２２】
【発明の効果】以上に詳述したように本発明に係るＡＴ
ＡＰＩインタフェイス制御回路、およびその回路を使用
したＤＶＤプレーヤによれば、ＤＶＤプレーヤ中のＤＶ
ＤリーダとＭＰＥＧデコーダとが、ＡＴＡＰＩインタフ
ェイスを介してＤＭＡモードでデータ伝送を行なう際
に、ＣＰＵがデータ伝送に必要な時間を短縮することに
よりシステムの効率アップが図られ、同時にまた、デー
タバッファの管理を簡略化することにより使用メモリを
節約することができる。
ＡＰＩインタフェイス制御回路、およびその回路を使用
したＤＶＤプレーヤによれば、ＤＶＤプレーヤ中のＤＶ
ＤリーダとＭＰＥＧデコーダとが、ＡＴＡＰＩインタフ
ェイスを介してＤＭＡモードでデータ伝送を行なう際
に、ＣＰＵがデータ伝送に必要な時間を短縮することに
よりシステムの効率アップが図られ、同時にまた、デー
タバッファの管理を簡略化することにより使用メモリを
節約することができる。
【図１】ＤＶＤリーダの一般的な構成を示す回路ブロッ
ク図である。
ク図である。
【図２】本発明に係るインタフェイス制御回路を応用し
たＤＶＤプレーヤの構成を示す回路ブロック図である。
たＤＶＤプレーヤの構成を示す回路ブロック図である。
【図３】本発明の一実施例の構成を示す回路ブロック図
である。
である。
【図４】ＤＭＡモード信号生成部の関連信号のタイミン
グチャートである。
グチャートである。
２０ ＤＶＤリーダ ２１ ＡＴＡＰＩインタフェイス制御回路 ２２ ＭＰＥＧデコーダ ２０１ ＭＰＥＧデータ ２０２ ＡＴＡＰＩインタフェイス ２１１ 制御信号伝送部 ２１２ ＤＭＡモード信号生成部 ２１３ データストリーム制御部 ２２２ データバッファメモリ ２２３ ＤＭＡ制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 20/10 G06F 3/08 G06F 13/36 320 G06F 13/38 310
Claims (4)
- 【請求項１】 ＤＶＤリーダとＭＰＥＧデコーダとの間
に配置され、前記ＤＶＤリーダから出力されたＭＰＥＧ
データをＡＴＡＰＩインタフェイスを介して前記ＭＰＥ
Ｇデコーダへ伝送するための制御を行なうＡＴＡＰＩイ
ンタフェイス制御回路において、 前記ＭＰＥＧデコーダから前記ＤＶＤリーダへの制御信
号と、前記ＤＶＤリーダから前記ＭＰＥＧデコーダへの
前記制御信号の応答信号とを伝送するための制御信号伝
送部と、 前記ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤＭＡ
モードによるＭＰＥＧデータ伝送の準備を完了した場合
に、ＤＭＡ可能信号を前記ＡＴＡＰＩインタフェイスへ
伝送することにより、前記ＡＴＡＰＩインタフェイスを
介して前記ＤＭＡモードにより前記ＭＰＥＧデコーダへ
ＭＰＥＧデータを伝送することを前記ＤＶＤリーダに可
能にさせるＤＭＡモード信号生成部と、 前記ＭＰＥＧデコーダのメモリに蓄積されたＭＰＥＧデ
ータが所定値に達した場合に、前記ＤＭＡモード信号生
成部に対して前記ＤＭＡ可能信号の遮断を要求すること
により前記ＤＶＤリーダによる前記ＭＰＥＧデコーダへ
のＭＰＥＧデータの伝送を一時停止させ、前記ＭＰＥＧ
デコーダのメモリに蓄積されたＭＰＥＧデータが所定数
に満たない場合、または前記ＤＶＤリーダがデータ伝送
を停止してから一定時間が経過した場合に、前記ＤＭＡ
モード信号生成部に対して前記ＤＭＡ可能信号の復活を
要求することによりＭＰＥＧデータを引き続き前記ＡＴ
ＡＰＩインタフェイスを介して伝送可能にし、ＭＰＥＧ
データの伝送が終了するまで前記ＤＭＡ可能信号の遮断
・復活を要求する処理を反復するデータストリーム制御
部とを備えたことを特徴とするＡＴＡＰＩインタフェイ
ス制御回路。 - 【請求項２】 ＤＶＤリーダとＭＰＥＧデコーダとの間
に配置され、前記ＤＶＤリーダから出力されたＭＰＥＧ
データをＡＴＡＰＩインタフェイスを介して前記ＭＰＥ
Ｇデコーダへ伝送するための制御を行なうＡＴＡＰＩイ
ンタフェイス制御回路において、 前記ＭＰＥＧデコーダから前記ＤＶＤリーダを制御する
ための制御信号が与えられた場合にそれを前記ＤＶＤリ
ーダヘ伝送し、前記ＤＶＤリーダから前記制御信号の応
答信号が与えられた場合にそれを前記ＭＰＥＧデコーダ
へ伝送する制御信号伝送部と、 前記ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤＭＡ
モードによるＭＰＥＧデータ伝送の準備を完了した場合
に、前記ＡＴＡＰＩインタフェイスを介して前記ＤＭＡ
モードにより前記ＭＰＥＧデコーダへＭＰＥＧデータを
伝送することを前記ＤＶＤリーダに可能にさせるＤＭＡ
可能信号を生成して前記ＡＴＡＰＩインタフェイスへ伝
送するＤＭＡモード信号生成部と、 前記ＭＰＥＧデコーダのメモリに蓄積されたＭＰＥＧデ
ータが所定値に達した場合に、前記ＤＶＤリーダによる
前記ＭＰＥＧデコーダへのＭＰＥＧデータの伝送を一時
停止させるべく前記ＤＭＡモード信号生成部に対して前
記ＤＭＡ可能信号の遮断を要求し、前記ＭＰＥＧデコー
ダのメモリに蓄積されたＭＰＥＧデータが所定数に満た
ない場合、または前記ＤＶＤリーダがデータ伝送を停止
してから一定時間が経過した場合に、ＭＰＥＧデータを
引き続き前記ＡＴＡＰＩインタフェイスを介して伝送可
能にさせるべく前記ＤＭＡモード信号生成部に対して前
記ＤＭＡ可能信号の復活を要求し、ＭＰＥＧデータの伝
送が終了するまで前記ＤＭＡ可能信号の遮断・復活を要
求する処理を反復するデータストリーム制御部とを備え
たことを特徴とするＡＴＡＰＩインタフェイス制御回
路。 - 【請求項３】 ＤＶＤリーダと、ＭＰＥＧデコーダと、
ＤＶＤリーダとＭＰＥＧデコーダとの間に配置され、前
記ＤＶＤリーダから出力されたＭＰＥＧデータをＡＴＡ
ＰＩインタフェイスを介して前記ＭＰＥＧデコーダへ伝
送するための制御を行なうＡＴＡＰＩインタフェイス制
御回路とを備えたＤＶＤプレーヤにおいて、 前記ＡＴＡＰＩインタフェイス制御回路は、 前記ＭＰＥＧデコーダから前記ＤＶＤリーダヘ制御信号
を、前記ＤＶＤリーダから前記ＭＰＥＧデコーダへ前記
制御信号の応答信号を伝送するための制御信号伝送部
と、 前記ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤＭＡ
モードによるＭＰＥＧデータ伝送の準備を完了した場合
に、ＤＭＡ可能信号を前記ＡＴＡＰＩインタフェイスへ
伝送することにより、前記ＡＴＡＰＩインタフェイスを
介して前記ＤＭＡモードにより前記ＭＰＥＧデコーダへ
ＭＰＥＧデータを伝送することを前記ＤＶＤリーダに可
能にさせるＤＭＡモード信号生成部と、 前記ＭＰＥＧデコーダのメモリに蓄積されたＭＰＥＧデ
ータが所定値に達した場合に、前記ＤＭＡモード信号生
成部に対して前記ＤＭＡ可能信号の遮断を要求すること
により前記ＤＶＤリーダによる前記ＭＰＥＧデコーダへ
のＭＰＥＧデータの伝送を一時停止させ、前記ＭＰＥＧ
デコーダのメモリに蓄積されたＭＰＥＧデータが所定数
に満たない場合、または前記ＤＶＤリーダがデータ伝送
を停止してから一定時間が経過した場合に、前記ＤＭＡ
モード信号生成部に対して前記ＤＭＡ可能信号の復活を
要求することによりＭＰＥＧデータを引き続き前記ＡＴ
ＡＰＩインタフェイスを介して伝送可能にし、ＭＰＥＧ
データの伝送が終了するまで前記ＤＭＡ可能信号の遮断
・復活を要求する処理を反復するデータストリーム制御
部とを備えたことを特徴とするＤＶＤプレーヤ。 - 【請求項４】 ＤＶＤリーダと、ＭＰＥＧデコーダと、
ＤＶＤリーダとＭＰＥＧデコーダとの間に配置され、前
記ＤＶＤリーダから出力されたＭＰＥＧデータをＡＴＡ
ＰＩインタフェイスを介して前記ＭＰＥＧデコーダへ伝
送するための制御を行なうＡＴＡＰＩインタフェイス制
御回路とを備えたＤＶＤプレーヤにおいて、 前記ＡＴＡＰＩインタフェイス制御回路は、 前記ＭＰＥＧデコーダから前記ＤＶＤリーダを制御する
ための制御信号が与えられた場合にそれを前記ＤＶＤリ
ーダヘ伝送し、前記ＤＶＤリーダから前記制御信号の応
答信号が与えられた場合にそれを前記ＭＰＥＧデコーダ
へ伝送する制御信号伝送部と、 前記ＭＰＥＧデコーダおよび前記ＤＶＤリーダがＤＭＡ
モードによるＭＰＥＧデータ伝送の準備を完了した場合
に、前記ＡＴＡＰＩインタフェイスを介して前記ＤＭＡ
モードにより前記ＭＰＥＧデコーダへＭＰＥＧデータを
伝送することを前記ＤＶＤリーダに可能にさせるＤＭＡ
可能信号を生成して前記ＡＴＡＰＩインタフェイスへ伝
送するＤＭＡモード信号生成部と、 前記ＭＰＥＧデコーダのメモリに蓄積されたＭＰＥＧデ
ータが所定値に達した場合に、前記ＤＶＤリーダによる
前記ＭＰＥＧデコーダへのＭＰＥＧデータの伝送を一時
停止させるべく前記ＤＭＡモード信号生成部に対して前
記ＤＭＡ可能信号の遮断を要求し、前記ＭＰＥＧデコー
ダのメモリに蓄積されたＭＰＥＧデータが所定数に満た
ない場合、または前記ＤＶＤリーダがデータ伝送を停止
してから一定時間が経過した場合に、ＭＰＥＧデータを
引き続き前記ＡＴＡＰＩインタフェイスを介して伝送可
能にさせるべく前記ＤＭＡモード信号生成部に対して前
記ＤＭＡ可能信号の復活を要求し、ＭＰＥＧデータの伝
送が終了するまで前記ＤＭＡ可能信号の遮断・復活を要
求する処理を反復するデータストリーム制御部とを備え
たことを特徴とするＤＶＤプレーヤ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW87107497A TW394887B (en) | 1998-05-14 | 1998-05-14 | ATAPI interface control circuit and DVD player for this interfere control circuit |
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|---|---|
| JPH11328842A JPH11328842A (ja) | 1999-11-30 |
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Family Applications (1)
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|---|---|---|---|
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|---|---|
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