JPS597971B2 - 入出力装置の制御方式 - Google Patents
入出力装置の制御方式Info
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- JPS597971B2 JPS597971B2 JP53110508A JP11050878A JPS597971B2 JP S597971 B2 JPS597971 B2 JP S597971B2 JP 53110508 A JP53110508 A JP 53110508A JP 11050878 A JP11050878 A JP 11050878A JP S597971 B2 JPS597971 B2 JP S597971B2
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- output device
- channel control
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Description
【発明の詳細な説明】
本発明は入出力装置の制御方式、さらに詳しく言えばデ
ータ転送時誤りの検出された入出力装置の制御方式に関
する。
ータ転送時誤りの検出された入出力装置の制御方式に関
する。
中央制御装置から入出力装置を制御するシステムは普通
は１個の中央制御装置と１個の主記憶装置と複数個のチ
ャネル制御装置を有し、各チャネル制御装置に複数個の
入出力装置を各入出力装置対応の入出力装置制御装置を
介して共通バスにより接続する。
は１個の中央制御装置と１個の主記憶装置と複数個のチ
ャネル制御装置を有し、各チャネル制御装置に複数個の
入出力装置を各入出力装置対応の入出力装置制御装置を
介して共通バスにより接続する。
第１図は、本発明を適用することが可能なこの種のシス
テムのブロック図である。
テムのブロック図である。
図においてＣＣは中央制御装置ＣＨＣはチャネル制御装
置、ＭＭは主記憶装置、ＩＯＣは入出力装置制御装置で
ありチャネル制御装置ＣＨＣと入出力装置制御装置ＩＯ
Ｃは図示しない共通バスで接続され、主記憶装置ＭＭは
中央制御装置ＣＣおよびチャネル制御装置ＣＨＣからそ
れぞれアクセスできる。チャネル制御装置ＣＨＣは共通
バスインタフェース制御により複数個の入出力装置制御
装置ＩＯＣとの間で情報を送受し、これにより対応する
入出力装置１０を制御する。入出力装置１０は入出力装
置制御装置ＩＯＣおよびチャネル制御装置ＣＨＣを介し
て主記憶装置ＭＭとの間でデータ転送を行なうことがで
きる。第２図に中央制御装置ＣＣから入出力装置１０の
制御を行なう場合の従来の方式における制御情報および
データの流れを示す。
置、ＭＭは主記憶装置、ＩＯＣは入出力装置制御装置で
ありチャネル制御装置ＣＨＣと入出力装置制御装置ＩＯ
Ｃは図示しない共通バスで接続され、主記憶装置ＭＭは
中央制御装置ＣＣおよびチャネル制御装置ＣＨＣからそ
れぞれアクセスできる。チャネル制御装置ＣＨＣは共通
バスインタフェース制御により複数個の入出力装置制御
装置ＩＯＣとの間で情報を送受し、これにより対応する
入出力装置１０を制御する。入出力装置１０は入出力装
置制御装置ＩＯＣおよびチャネル制御装置ＣＨＣを介し
て主記憶装置ＭＭとの間でデータ転送を行なうことがで
きる。第２図に中央制御装置ＣＣから入出力装置１０の
制御を行なう場合の従来の方式における制御情報および
データの流れを示す。
第２図において、中央制御装置ＣＣから入出力装置の制
御を開始するに当り、「命令の実行」のためチヤネル制
御装置ＣＨＣに起動指示と制御すべき入出力装置１０の
アドレス情報を送る。チヤネル制御装置ＣＨＣでは上記
指示と情報に基いて主記憶装置ＭＭに制御情報要求を行
ない、制御情報を読み取り、上記与えられた入出力装置
のアドレス情報に基きこれを対応する入出力装置制御装
置に送り該制御情報により制御を行なう。この制御情報
が主記憶装置ＭＭにデータの転送を指示するものであれ
ば、チヤネル制御装置ＣＨＣを介して転送要求信号を主
記憶装置ＭＭに送り、これにより所要のデータの転送を
行なう。主記憶装置ＭＭが該データを正しく受ければ、
主記憶装置ＭＭよりＭＭ応答信号が送られ、チヤネル制
御装置ＣＨＣから入出力装置制御装置１０Ｃへ応答信号
が送られ、制御は次に進む。上記データが正しく受けら
れず、誤りを示すＭＭ応答信号が返えされ、あるいはデ
ータ転送の誤りをチヤネル制御装置ＣＨＣで検出すれば
、上記応答信号を送らずこれに代つてりセツト信号を送
る。これにより動作中の入出力装置１０はりセツトされ
動作を停止する。さらに、チヤネル制御装置ＣＨＣより
中央制御装置ＣＣに割込み要求を行ない、誤りが発生し
たことを通知する。
御を開始するに当り、「命令の実行」のためチヤネル制
御装置ＣＨＣに起動指示と制御すべき入出力装置１０の
アドレス情報を送る。チヤネル制御装置ＣＨＣでは上記
指示と情報に基いて主記憶装置ＭＭに制御情報要求を行
ない、制御情報を読み取り、上記与えられた入出力装置
のアドレス情報に基きこれを対応する入出力装置制御装
置に送り該制御情報により制御を行なう。この制御情報
が主記憶装置ＭＭにデータの転送を指示するものであれ
ば、チヤネル制御装置ＣＨＣを介して転送要求信号を主
記憶装置ＭＭに送り、これにより所要のデータの転送を
行なう。主記憶装置ＭＭが該データを正しく受ければ、
主記憶装置ＭＭよりＭＭ応答信号が送られ、チヤネル制
御装置ＣＨＣから入出力装置制御装置１０Ｃへ応答信号
が送られ、制御は次に進む。上記データが正しく受けら
れず、誤りを示すＭＭ応答信号が返えされ、あるいはデ
ータ転送の誤りをチヤネル制御装置ＣＨＣで検出すれば
、上記応答信号を送らずこれに代つてりセツト信号を送
る。これにより動作中の入出力装置１０はりセツトされ
動作を停止する。さらに、チヤネル制御装置ＣＨＣより
中央制御装置ＣＣに割込み要求を行ない、誤りが発生し
たことを通知する。
そして、メモリアクセス要求を出し、エラー情報（この
場合チヤネル制御装置で検出されたエラー情報のみで入
出力装置のアドレスは検出できないので含まれない）を
主記憶装置ＭＭの特定のアドレスに書き込む。中央制御
装置ＣＣは上記のエラー発生情報により上記特定アドレ
スの情報を読み出して以後の処理を行なう。この従来の
方式ではチヤネル制御装置ＣＨＣで検出したエラー情報
により発生したエラーの種類は確認できるが、入出力装
置側からの割込みがないため正常終了した場合と入出力
装置制御装置１０Ｃ側でエラーを検出した時のみ入出力
装置制御装置１０Ｃより割込みを発生する。主記憶装置
とどの入出力装置との転送中エラーが発生したかはチヤ
ネル制御装置ＣＨＣで知ることができず、そのため上記
のりセツト信号により上記チヤネル制御装置ＣＨＣが共
通バスインタフエースにより制御される入出力装置を全
べてりセツトし初期状態とする。そのために、正常に動
作している入出装置に悪影響を与える欠点があり、また
中央制御装置ＣＣは、エラー情報を発したチヤネル制御
装置以下の全人出力装置の制御レジスタを読み取つて運
転状態を確認し再起動する必要があり情報処理量が多く
なる欠点があつた。本発明は、上記の従来方式の欠点を
除去し、１つの入出力装置に誤りが発生しても、他の正
常な入出力装置の動作に影響を与えることなく、かつこ
の際入出力装置の再起動に対して中央制御装置に余分な
負担をかけることのないこの種の方式を提供することを
目的とする。
場合チヤネル制御装置で検出されたエラー情報のみで入
出力装置のアドレスは検出できないので含まれない）を
主記憶装置ＭＭの特定のアドレスに書き込む。中央制御
装置ＣＣは上記のエラー発生情報により上記特定アドレ
スの情報を読み出して以後の処理を行なう。この従来の
方式ではチヤネル制御装置ＣＨＣで検出したエラー情報
により発生したエラーの種類は確認できるが、入出力装
置側からの割込みがないため正常終了した場合と入出力
装置制御装置１０Ｃ側でエラーを検出した時のみ入出力
装置制御装置１０Ｃより割込みを発生する。主記憶装置
とどの入出力装置との転送中エラーが発生したかはチヤ
ネル制御装置ＣＨＣで知ることができず、そのため上記
のりセツト信号により上記チヤネル制御装置ＣＨＣが共
通バスインタフエースにより制御される入出力装置を全
べてりセツトし初期状態とする。そのために、正常に動
作している入出装置に悪影響を与える欠点があり、また
中央制御装置ＣＣは、エラー情報を発したチヤネル制御
装置以下の全人出力装置の制御レジスタを読み取つて運
転状態を確認し再起動する必要があり情報処理量が多く
なる欠点があつた。本発明は、上記の従来方式の欠点を
除去し、１つの入出力装置に誤りが発生しても、他の正
常な入出力装置の動作に影響を与えることなく、かつこ
の際入出力装置の再起動に対して中央制御装置に余分な
負担をかけることのないこの種の方式を提供することを
目的とする。
次に本発明を図面について説明する。
本発明は前記第１図に示すようなシステムに対して実施
することができる。
することができる。
第３図は本発明の実施例における制御情報およびデータ
の流れを示す図である。
の流れを示す図である。
図において、中央制御装置ＣＣの「命令の実行」から主
記憶装置ＭＭからのＭＭ応答信号を受けるまでは、従来
の第２図に示すものと全く同様であり、またチヤネル制
御装置ＣＨＣが正常のＭＭ応答信号を受けたとき、入出
力装置制御装置１０Ｃに応答信号を送り、制御を順次に
進めることも同様である。しかし、データ転送が正しく
行なわれず誤りを示すＭＭ応答信号が返えされ、あるい
はチヤネル制御装置ＣＨＣにおいてデータ転送の誤りを
検出すればチヤネル制御装置ＣＨＣは対応する入力出装
置制御装置１０Ｃに対して上記応答信号の送出を停止す
る。なお、チヤネル制御装置ＣＨＣと各入出力装置制御
装置（図の０Ｃを含む）は共通バスインタフエースを有
し、各入出力装置制御装置にはそれぞれバス監視回路が
設けられており、バス監視を行なつている。本発明によ
ればこのバス監視回路に時間監視回路を設け、チヤネル
制御装置ＣＨＣへ転送要求を送信後主記憶装置ＭＭから
の応答信号が受信されるまでの時間を監視する。上記の
ようにデータ転送において誤りが発生すればこれに対す
る上記応答信号は送信停止され受信されない。従つて上
記時間監視回路において、入出力装置制御装置１０Ｃが
転送要求を送出後一定時間に応答信号が受信されなけれ
ばタイムアウト信号を発生する。これにより、入出力装
置制御装置１０Ｃからチヤネル制御装置ＣＨＣに割込み
要求を行ない誤りが発生したことを通知するとともに、
上記入出力装置１０のアドレス情報および入出力装置制
御装置１０Ｃで検出したエラー情報をチヤネル制御装置
ＣＨＣに送る。
記憶装置ＭＭからのＭＭ応答信号を受けるまでは、従来
の第２図に示すものと全く同様であり、またチヤネル制
御装置ＣＨＣが正常のＭＭ応答信号を受けたとき、入出
力装置制御装置１０Ｃに応答信号を送り、制御を順次に
進めることも同様である。しかし、データ転送が正しく
行なわれず誤りを示すＭＭ応答信号が返えされ、あるい
はチヤネル制御装置ＣＨＣにおいてデータ転送の誤りを
検出すればチヤネル制御装置ＣＨＣは対応する入力出装
置制御装置１０Ｃに対して上記応答信号の送出を停止す
る。なお、チヤネル制御装置ＣＨＣと各入出力装置制御
装置（図の０Ｃを含む）は共通バスインタフエースを有
し、各入出力装置制御装置にはそれぞれバス監視回路が
設けられており、バス監視を行なつている。本発明によ
ればこのバス監視回路に時間監視回路を設け、チヤネル
制御装置ＣＨＣへ転送要求を送信後主記憶装置ＭＭから
の応答信号が受信されるまでの時間を監視する。上記の
ようにデータ転送において誤りが発生すればこれに対す
る上記応答信号は送信停止され受信されない。従つて上
記時間監視回路において、入出力装置制御装置１０Ｃが
転送要求を送出後一定時間に応答信号が受信されなけれ
ばタイムアウト信号を発生する。これにより、入出力装
置制御装置１０Ｃからチヤネル制御装置ＣＨＣに割込み
要求を行ない誤りが発生したことを通知するとともに、
上記入出力装置１０のアドレス情報および入出力装置制
御装置１０Ｃで検出したエラー情報をチヤネル制御装置
ＣＨＣに送る。
そしてこの入出力装置１０を停止させる。チヤネル制御
装置ＣＨＣにおいては、上記割込み要求に基いて中央制
御装置ＣＣに割込み要求を行ない、誤り発生を通知する
とともに、主記憶装置ＭＭに対してメモリアクセス要求
を行ない、特定のアドレスに、上記入出力装置制御装置
１０Ｃから送られた上記入出力装置１０のアドレス情報
および入出力装置制御装置１０Ｃにおいて検出した上記
エラー情報にチヤネル制御装置ＣＨＣで検出したエラー
情報を加えて送９、ここに書込む。
装置ＣＨＣにおいては、上記割込み要求に基いて中央制
御装置ＣＣに割込み要求を行ない、誤り発生を通知する
とともに、主記憶装置ＭＭに対してメモリアクセス要求
を行ない、特定のアドレスに、上記入出力装置制御装置
１０Ｃから送られた上記入出力装置１０のアドレス情報
および入出力装置制御装置１０Ｃにおいて検出した上記
エラー情報にチヤネル制御装置ＣＨＣで検出したエラー
情報を加えて送９、ここに書込む。
中央制御装置ＣＣは、上記のエラー発生通知をうけ、上
記特定アドレスに書込まれた情報を読み出し、エラーを
発生した入出力装置のアドレスおよびそのエラーの内容
を知り、以後の処理を行なつＯ本発明は上記のように構
成されているので、この種のシステムにおいて、誤りの
発生した入出力装置のみを停止させ、同一チヤネル制御
装置により制御されている他の正常な入出力装置をリセ
ツトしさらに再起動するようなことなくこれ等に何等の
影響を及ぼさず、また、中央制御装置ＣＣにおいて、直
ちに誤りを発生した入出力装置をそのアドレスにより確
認できかつエラー内容も確認できるから、誤りを発生し
て一旦停止した入出力装置を再起動させるための情報処
理量が著しく少くてすむ効果がある。
記特定アドレスに書込まれた情報を読み出し、エラーを
発生した入出力装置のアドレスおよびそのエラーの内容
を知り、以後の処理を行なつＯ本発明は上記のように構
成されているので、この種のシステムにおいて、誤りの
発生した入出力装置のみを停止させ、同一チヤネル制御
装置により制御されている他の正常な入出力装置をリセ
ツトしさらに再起動するようなことなくこれ等に何等の
影響を及ぼさず、また、中央制御装置ＣＣにおいて、直
ちに誤りを発生した入出力装置をそのアドレスにより確
認できかつエラー内容も確認できるから、誤りを発生し
て一旦停止した入出力装置を再起動させるための情報処
理量が著しく少くてすむ効果がある。
第１図は本発明を適用し得るシステムのプロツク図、第
２図は第１図に示すようなシステムにおける従来の制御
情報とデータの流れを示す図、第３図は本発明の一実施
例の制御情報とデータの流れを示す図である。 ＣＣ・・・・・・中央制御装置、ＭＭ・・・・・・主記
憶装置、ＣＨＣ・・・・・・チヤネル制御装置、ＩＯ・
・・・・・入出力装置、１０Ｃ・・・・・・入出力装置
制御装置。
２図は第１図に示すようなシステムにおける従来の制御
情報とデータの流れを示す図、第３図は本発明の一実施
例の制御情報とデータの流れを示す図である。 ＣＣ・・・・・・中央制御装置、ＭＭ・・・・・・主記
憶装置、ＣＨＣ・・・・・・チヤネル制御装置、ＩＯ・
・・・・・入出力装置、１０Ｃ・・・・・・入出力装置
制御装置。
Claims (1)
- １ 中央制御装置、チャネル制御装置、主記憶装置、入
出力装置制御装置およびチャネル制御装置と複数個の入
出力装置制御装置を接続する共通バスを有し、上記中央
制御装置およびチャネル制御装置から主記憶装置をアク
セスすることが可能であり、また上記チャネル制御装置
は上記中央制御装置の指令により共通バスインタフェー
ス制御により複数個の入出力装置制御装置を介してそれ
ぞれに対応する入出力装置を制御し、入出力装置制御装
置はバス監視回路を有するシステムにおいて、入出力装
置制御装置のバス監視回路にそれぞれ時間監視回路を設
け、主記憶装置と入出力装置制御装置とがチャネル制御
装置を介してデータ転送動作を行なう時、正常時はチャ
ネル制御装置は入出力装置制御装置に対して確認の応答
信号を送出し、またチャネル制御装置が誤りを検出した
場合は、該入出力装置制御装置に対する前記応答信号の
送出を停止し、該入出力装置制御装置は上記時間監視回
路により上記応答信号の送出停止を検出し、これにより
該入出力装置制御装置に対応する入出力装置のアドレス
情報と該入出力装置制御装置において検出したエラー情
報をチャネル制御装置に送り、チャネル制御装置は上記
アドレス情報と上記エラー情報にチャネル制御装置で検
出したエラー情報を加えて中央制御装置へ報告し、中央
制御装置は該報告の内容に従つて以後の処理を行なうよ
う構成されたことを特徴とする入出力装置の制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AR227989A AR227513A1 (es) | 1978-09-08 | 1970-01-01 | Disposicion de control para una pluralidad de aparatos de entrada y salida |
| JP53110508A JPS597971B2 (ja) | 1978-09-08 | 1978-09-08 | 入出力装置の制御方式 |
| DE2934376A DE2934376C2 (de) | 1978-09-08 | 1979-08-24 | Schaltungsanordnung zur Steuerung mehrerer Eingabe/Ausgabegeräte |
| CA334,512A CA1133088A (en) | 1978-09-08 | 1979-08-27 | Control system for input/output apparatus |
| SE7907217A SE436943B (sv) | 1978-09-08 | 1979-08-30 | Styrsystem for ett flertal in/utenheter for datorer |
| US06/071,084 US4327409A (en) | 1978-09-08 | 1979-08-31 | Control system for input/output apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53110508A JPS597971B2 (ja) | 1978-09-08 | 1978-09-08 | 入出力装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5547522A JPS5547522A (en) | 1980-04-04 |
| JPS597971B2 true JPS597971B2 (ja) | 1984-02-22 |
Family
ID=14537548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53110508A Expired JPS597971B2 (ja) | 1978-09-08 | 1978-09-08 | 入出力装置の制御方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4327409A (ja) |
| JP (1) | JPS597971B2 (ja) |
| AR (1) | AR227513A1 (ja) |
| CA (1) | CA1133088A (ja) |
| DE (1) | DE2934376C2 (ja) |
| SE (1) | SE436943B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581794A (en) * | 1992-12-18 | 1996-12-03 | Amdahl Corporation | Apparatus for generating a channel time-out signal after 16.38 milliseconds |
| US6145030A (en) * | 1998-03-27 | 2000-11-07 | Intel Corporation | System for managing input/output address accesses at a bridge/memory controller |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3593299A (en) * | 1967-07-14 | 1971-07-13 | Ibm | Input-output control system for data processing apparatus |
| US3710324A (en) * | 1970-04-01 | 1973-01-09 | Digital Equipment Corp | Data processing system |
| US3815099A (en) * | 1970-04-01 | 1974-06-04 | Digital Equipment Corp | Data processing system |
| FR2261567B1 (ja) * | 1974-02-20 | 1977-09-23 | Honeywell Bull Soc Ind | |
| US4099255A (en) * | 1976-12-10 | 1978-07-04 | Honeywell Information Systems Inc. | Interrupt apparatus for enabling interrupt service in response to time out conditions |
| US4090239A (en) * | 1976-12-30 | 1978-05-16 | Honeywell Information Systems Inc. | Interval timer for use in an input/output system |
-
1970
- 1970-01-01 AR AR227989A patent/AR227513A1/es active
-
1978
- 1978-09-08 JP JP53110508A patent/JPS597971B2/ja not_active Expired
-
1979
- 1979-08-24 DE DE2934376A patent/DE2934376C2/de not_active Expired
- 1979-08-27 CA CA334,512A patent/CA1133088A/en not_active Expired
- 1979-08-30 SE SE7907217A patent/SE436943B/sv not_active IP Right Cessation
- 1979-08-31 US US06/071,084 patent/US4327409A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| SE436943B (sv) | 1985-01-28 |
| CA1133088A (en) | 1982-10-05 |
| SE7907217L (sv) | 1980-03-09 |
| AR227513A1 (es) | 1982-11-15 |
| US4327409A (en) | 1982-04-27 |
| DE2934376C2 (de) | 1983-04-07 |
| JPS5547522A (en) | 1980-04-04 |
| DE2934376A1 (de) | 1980-03-20 |
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