JPH0133858B2 - - Google Patents
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- JPH0133858B2 JPH0133858B2 JP57200125A JP20012582A JPH0133858B2 JP H0133858 B2 JPH0133858 B2 JP H0133858B2 JP 57200125 A JP57200125 A JP 57200125A JP 20012582 A JP20012582 A JP 20012582A JP H0133858 B2 JPH0133858 B2 JP H0133858B2
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- 230000004044 response Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 13
- 230000008859 change Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
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- 206010033799 Paralysis Diseases 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はメモリ障害救済方式、特にチヤネル制
御装置が主記憶装置と入出力制御装置との間のデ
ータ転送と制御する情報処理システムにおいて、
メモリ障害を検出した場合におけるメモリ障害救
済方式に関す。
御装置が主記憶装置と入出力制御装置との間のデ
ータ転送と制御する情報処理システムにおいて、
メモリ障害を検出した場合におけるメモリ障害救
済方式に関す。
(b) 従来技術と問題点
第１図は本発明の対象となる情報処理システム
の一例を示す図である。第１図において、中央制
御装置CCは２組の主記憶装置MM0およびMM1
に対しメモリバスMBを介して接続され、またチ
ヤネル制御装置CHCはチヤネルバスCBを介して
複数の入出力制御装置IOC／入出力装置IOと接続
される。主記憶装置MM０およびMM１は何れか
一方（例えば主記憶装置MM０）が現用、他方
（例えば主記憶装置MM１）が予備として使用さ
れ、中央制御装置CCはフリツプフロツプWBSを
介してゲートＧ０およびＧ１の導通状態を制御
し、現用主記憶装置MM０をメモリバスMBに接
続する。該メモリバスMBを介して、中央制御装
置CCは現用主記憶装置MM０との間でデータの
転送を行う。またチヤネル制御装置CHCは、中
央制御装置CCの指示に基づき、メモリバスMB
およびチヤネルバスCBを介して入出力制御装置
IOC／入出力装置IOと現用主記憶装置MM０との
間でデータを転送させる。第２図は第１図におけ
る来あるメモリ障害救済方式の一例を示す図であ
る。第２図において、中央制御装置CCがチヤネ
ル制御装置CHCに対し、起動指示と制御対象を
示す入出力装置アドレスIOAを伝達すると、チヤ
ネル制御装置CHCは主記憶装置MM０に対し制
御情報要求を行い、その結果得られた制御情報
（例えば入出力制御装置IOC／入出力装置IOから
主記憶装置MM０へのデータ転送）に基づき、入
出力装置アドレスIOAにより指定される入出力制
御装置IOC／入出力装置IOから主記憶装置MM０
にデータを転送させる。この時主記憶装置MM０
が受信したデータに誤りを検出すれば、チヤネル
制御装置CHCに障害を示すMM応答信号（障害）
を伝達する。該MM応答信号（障害）を受信した
チヤネル制御装置CHCは、データ転送を行つた
入出力制御装置IOC／入出力装置IOに対する応答
信号の送出を停止する。一方入出力制御装置
IOC／入出力装置IOは、チヤネル制御装置CHC
に転送要求を送信後主記憶装置MM０からMM応
答信号が返送される迄の経過時間を監視し、予め
定められた時間以内にMM応答信号が受信されぬ
場合にはチヤネル制御装置CHCに割込要求を行
い、入出力装置アドレスIOA、障害情報ERRお
よびタイムアウト表示DERを伝達する。チヤネ
ル制御装置CHCは、前記入出力制御装置IOC／
入出力装置IOから伝達された入出力装置アドレ
スIOA、障害情報ERRおよびタイムアウト表示
DERにより第３図に示される如き報告情報を作
成し、中央制御装置CCに割込要求を行つて障害
発生を通知すると共に主記憶装置MM０に対して
アクセス要求を行い、特定領域に作成した報告情
報を格納する。中央制御装置CCは主記憶装置
MM０の特定領域から報告情報を読取り分析し、
所要の障害修復処理を実行する。
の一例を示す図である。第１図において、中央制
御装置CCは２組の主記憶装置MM0およびMM1
に対しメモリバスMBを介して接続され、またチ
ヤネル制御装置CHCはチヤネルバスCBを介して
複数の入出力制御装置IOC／入出力装置IOと接続
される。主記憶装置MM０およびMM１は何れか
一方（例えば主記憶装置MM０）が現用、他方
（例えば主記憶装置MM１）が予備として使用さ
れ、中央制御装置CCはフリツプフロツプWBSを
介してゲートＧ０およびＧ１の導通状態を制御
し、現用主記憶装置MM０をメモリバスMBに接
続する。該メモリバスMBを介して、中央制御装
置CCは現用主記憶装置MM０との間でデータの
転送を行う。またチヤネル制御装置CHCは、中
央制御装置CCの指示に基づき、メモリバスMB
およびチヤネルバスCBを介して入出力制御装置
IOC／入出力装置IOと現用主記憶装置MM０との
間でデータを転送させる。第２図は第１図におけ
る来あるメモリ障害救済方式の一例を示す図であ
る。第２図において、中央制御装置CCがチヤネ
ル制御装置CHCに対し、起動指示と制御対象を
示す入出力装置アドレスIOAを伝達すると、チヤ
ネル制御装置CHCは主記憶装置MM０に対し制
御情報要求を行い、その結果得られた制御情報
（例えば入出力制御装置IOC／入出力装置IOから
主記憶装置MM０へのデータ転送）に基づき、入
出力装置アドレスIOAにより指定される入出力制
御装置IOC／入出力装置IOから主記憶装置MM０
にデータを転送させる。この時主記憶装置MM０
が受信したデータに誤りを検出すれば、チヤネル
制御装置CHCに障害を示すMM応答信号（障害）
を伝達する。該MM応答信号（障害）を受信した
チヤネル制御装置CHCは、データ転送を行つた
入出力制御装置IOC／入出力装置IOに対する応答
信号の送出を停止する。一方入出力制御装置
IOC／入出力装置IOは、チヤネル制御装置CHC
に転送要求を送信後主記憶装置MM０からMM応
答信号が返送される迄の経過時間を監視し、予め
定められた時間以内にMM応答信号が受信されぬ
場合にはチヤネル制御装置CHCに割込要求を行
い、入出力装置アドレスIOA、障害情報ERRお
よびタイムアウト表示DERを伝達する。チヤネ
ル制御装置CHCは、前記入出力制御装置IOC／
入出力装置IOから伝達された入出力装置アドレ
スIOA、障害情報ERRおよびタイムアウト表示
DERにより第３図に示される如き報告情報を作
成し、中央制御装置CCに割込要求を行つて障害
発生を通知すると共に主記憶装置MM０に対して
アクセス要求を行い、特定領域に作成した報告情
報を格納する。中央制御装置CCは主記憶装置
MM０の特定領域から報告情報を読取り分析し、
所要の障害修復処理を実行する。
以上の説明から明らかな如く、従来あるメモリ
障害救済方式においては、主記憶装置MM０の特
定領域に格納される報告情報にはタイムアウト表
示DERおよび入出力制御装置IOC／入出力装置
IOからの障害情報ERRは含まれているが、該障
害がメモリバスMBおよびチヤネルバスCBの何
れに発生したかを示す情報は含まれていない為、
該報告情報を分析した中央制御装置CCも直ちに
フリツプフロツプWBS、ゲートＧ０およびＧ１
を制御して主記憶装置MM０を予備、主記憶装置
MM１を現用に切替えることは出来ず、その結果
情報処理システムの機能が麻痺する欠点が有つ
た。
障害救済方式においては、主記憶装置MM０の特
定領域に格納される報告情報にはタイムアウト表
示DERおよび入出力制御装置IOC／入出力装置
IOからの障害情報ERRは含まれているが、該障
害がメモリバスMBおよびチヤネルバスCBの何
れに発生したかを示す情報は含まれていない為、
該報告情報を分析した中央制御装置CCも直ちに
フリツプフロツプWBS、ゲートＧ０およびＧ１
を制御して主記憶装置MM０を予備、主記憶装置
MM１を現用に切替えることは出来ず、その結果
情報処理システムの機能が麻痺する欠点が有つ
た。
(c) 発明の目的
本発明の目的は、前述の如き従来あるメモリ障
害救済方式の欠点を除去し、中央制御装置が前記
報告情報を分析することにより、主記憶装置の現
用・予備の切替えの要否を直ちに判別可能な手段
を実現することに在る。
害救済方式の欠点を除去し、中央制御装置が前記
報告情報を分析することにより、主記憶装置の現
用・予備の切替えの要否を直ちに判別可能な手段
を実現することに在る。
(d) 発明の構成
この目的は、中央制御装置と、一方を現用、他
方を予備として使用する二重化された主記憶装置
とを第一の共通バスにより接続し、チヤネル制御
装置と複数の入出力制御装置とを第二の共通バス
により接続し、前記チヤネル制御装置が前記第一
および第二の共通バスを介して前記主記憶装置と
前記入出力制御装置との間のデータ転送を制御す
る情報処理システムにおいて、前記チヤネル制御
装置が、前記主記憶装置から返送される前記デー
タ転送の誤りを示す応答信号を蓄積し、前記入出
力制御装置から前記データ転送の異常を示す割込
信号を受信した場合に、該入出力制御装置から伝
達される前記データ転送の報告情報に、前記応答
信号を付加して前記中央制御装置に伝達し、前記
中央制御装置が、前記チヤネル制御装置から伝達
された前記応答信号付き報告情報を分析すること
により前記主記憶装置の現用・予備の切替えの要
否を判別することにより達成される。
方を予備として使用する二重化された主記憶装置
とを第一の共通バスにより接続し、チヤネル制御
装置と複数の入出力制御装置とを第二の共通バス
により接続し、前記チヤネル制御装置が前記第一
および第二の共通バスを介して前記主記憶装置と
前記入出力制御装置との間のデータ転送を制御す
る情報処理システムにおいて、前記チヤネル制御
装置が、前記主記憶装置から返送される前記デー
タ転送の誤りを示す応答信号を蓄積し、前記入出
力制御装置から前記データ転送の異常を示す割込
信号を受信した場合に、該入出力制御装置から伝
達される前記データ転送の報告情報に、前記応答
信号を付加して前記中央制御装置に伝達し、前記
中央制御装置が、前記チヤネル制御装置から伝達
された前記応答信号付き報告情報を分析すること
により前記主記憶装置の現用・予備の切替えの要
否を判別することにより達成される。
(e) 発明の実施例
以下、本発明の一実施例を図面により説明す
る。第４図は本発明の一実施例によるチヤネル制
御装置を示す図であり、第５図は本発明の一実施
例によるメモリ障害救済方式を示す図であり、第
６図は第４図および第５図における報告情報の一
例を示す図である。なお、全図を通じて同一符号
は同一対象物を示す。第４図において、チヤネル
制御装置CHCには従来ある入出力制御装置
IOC／入出力装置IOから受信したタイムアウト表
示DER、障害情報ERR、および終了表示CMPを
図示されぬ報告情報作成部に伝達する経路の他
に、主記憶装置MM０からMM応答信号（障害）
を受信したことを保持するフリツプフロツプ
MEFが設けられている。第４図および第５図に
おいて、中央制御装置CCがチヤネル制御装置
CHCに対し、起動指示と入出力装置アドレス
IOAを伝達して該当入出力制御装置IOC／入出力
装置IOから主記憶装置MM０にデータを転送さ
せ、主記憶装置MM０が受信したデータに誤りを
検出した場合に、主記憶装置MM０からMM応答
信号（障害）がチヤネル制御装置CHCに返送さ
れると、チヤネル制御装置は新たに設けられたフ
リツプフロツプMEFをセツトさせ、メモリ障害
表示MERを蓄積させると共に、データ転送を行
つた入出力制御装置IOC／入出力装置IOに対する
応答信号の送出を停止する。一方入出力制御装置
IOC／入出力装置IOは、所定時間以内にMM応答
信号を受信出来ぬと、前述と同様にチヤネル制御
装置CHCに割込要求を行い、入出力装置アドレ
スIOA、障害情報ERRおよびタイムアウト表示
DERを伝達する。
る。第４図は本発明の一実施例によるチヤネル制
御装置を示す図であり、第５図は本発明の一実施
例によるメモリ障害救済方式を示す図であり、第
６図は第４図および第５図における報告情報の一
例を示す図である。なお、全図を通じて同一符号
は同一対象物を示す。第４図において、チヤネル
制御装置CHCには従来ある入出力制御装置
IOC／入出力装置IOから受信したタイムアウト表
示DER、障害情報ERR、および終了表示CMPを
図示されぬ報告情報作成部に伝達する経路の他
に、主記憶装置MM０からMM応答信号（障害）
を受信したことを保持するフリツプフロツプ
MEFが設けられている。第４図および第５図に
おいて、中央制御装置CCがチヤネル制御装置
CHCに対し、起動指示と入出力装置アドレス
IOAを伝達して該当入出力制御装置IOC／入出力
装置IOから主記憶装置MM０にデータを転送さ
せ、主記憶装置MM０が受信したデータに誤りを
検出した場合に、主記憶装置MM０からMM応答
信号（障害）がチヤネル制御装置CHCに返送さ
れると、チヤネル制御装置は新たに設けられたフ
リツプフロツプMEFをセツトさせ、メモリ障害
表示MERを蓄積させると共に、データ転送を行
つた入出力制御装置IOC／入出力装置IOに対する
応答信号の送出を停止する。一方入出力制御装置
IOC／入出力装置IOは、所定時間以内にMM応答
信号を受信出来ぬと、前述と同様にチヤネル制御
装置CHCに割込要求を行い、入出力装置アドレ
スIOA、障害情報ERRおよびタイムアウト表示
DERを伝達する。
該入出力装置アドレスIOA、障害情報ERRお
よびタイムアウト表示DERを受信したチヤンネ
ル制御装置CHCは、フリツプフロツプMEFに保
持されているメモリ障害表示MERを付加して第
６図に示される如き報告情報を作成し、中央制御
装置CCに割込要求を行つて障害発生を通知する
と共に、主記憶装置MM０に対してアクセス要求
を行い、特定領域に作成した報告情報を格納す
る。中央制御装置CCは主記憶装置MM０の特定
領域から報告情報を読取り分析し、メモリ障害表
示MERの設定状態から障害原因がチヤネル制御
装置CHCから主記憶装置MM０側に存在すると
判定し、直ちにフリツプフロツプWBS、ゲート
Ｇ０およびＧ１を制御してメモリバスMBの切替
えを行い、主記憶装置MM０を予備、主記憶装置
MM１を現用とする。。また障害情報に含まれる
入出力装置アドレスIOAおよびタイムアウト表示
DER等を分析した結果、該当入出力制御装置
IOC／入出力装置IOからのデータ転送再試行処理
を開始する。その結果データ転送は、新たに現用
となつた主記憶装置MM１との間で実行される。
よびタイムアウト表示DERを受信したチヤンネ
ル制御装置CHCは、フリツプフロツプMEFに保
持されているメモリ障害表示MERを付加して第
６図に示される如き報告情報を作成し、中央制御
装置CCに割込要求を行つて障害発生を通知する
と共に、主記憶装置MM０に対してアクセス要求
を行い、特定領域に作成した報告情報を格納す
る。中央制御装置CCは主記憶装置MM０の特定
領域から報告情報を読取り分析し、メモリ障害表
示MERの設定状態から障害原因がチヤネル制御
装置CHCから主記憶装置MM０側に存在すると
判定し、直ちにフリツプフロツプWBS、ゲート
Ｇ０およびＧ１を制御してメモリバスMBの切替
えを行い、主記憶装置MM０を予備、主記憶装置
MM１を現用とする。。また障害情報に含まれる
入出力装置アドレスIOAおよびタイムアウト表示
DER等を分析した結果、該当入出力制御装置
IOC／入出力装置IOからのデータ転送再試行処理
を開始する。その結果データ転送は、新たに現用
となつた主記憶装置MM１との間で実行される。
以上の説明から明らかな如く、本実施例によれ
ば、中央制御装置CCはチヤネル制御装置CHCか
ら主記憶装置MM０を介して伝達される報告情報
を分析することにより、チヤネル制御装置CHC
から主記憶装置MM０側の罹障状態を直ちに判別
することが可能となり、主記憶装置MM０および
MM１を速やかに切替えてデータ転送が再試行す
ることが出来る。
ば、中央制御装置CCはチヤネル制御装置CHCか
ら主記憶装置MM０を介して伝達される報告情報
を分析することにより、チヤネル制御装置CHC
から主記憶装置MM０側の罹障状態を直ちに判別
することが可能となり、主記憶装置MM０および
MM１を速やかに切替えてデータ転送が再試行す
ることが出来る。
なお、第４図乃至第６図はあく迄本発明の一実
施例に過ぎず。例えばチヤネル制御装置CHCの
構成は図示されるものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変らない。またデータ転送過程は
図示されるものに限定されることは無く、例えば
第７図に示される如く他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。。
第７図においては、複数の入出力装置IO・０お
よびIO・１が平行してデータ転送を実施中に、
入出力装置IO・１のデータ転送時に主記憶装置
MM０が障害を検出し、チヤネル制御装置CHC
内のフリツプフロツプMEFが設定された状態で、
入出力装置IO・１がタイムアウト状態となる以
前に入出力装置IO・０が終了報告を行つた為、
中央制御装置CCにはメモリ障害表示MERとタイ
ムアウト表示DERとが異なる時点で報告される
場合を示す。更に本発明の対象となる情報処理シ
ステムの構成は図示されるものに限定されぬこと
は言う迄も無い。
施例に過ぎず。例えばチヤネル制御装置CHCの
構成は図示されるものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変らない。またデータ転送過程は
図示されるものに限定されることは無く、例えば
第７図に示される如く他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。。
第７図においては、複数の入出力装置IO・０お
よびIO・１が平行してデータ転送を実施中に、
入出力装置IO・１のデータ転送時に主記憶装置
MM０が障害を検出し、チヤネル制御装置CHC
内のフリツプフロツプMEFが設定された状態で、
入出力装置IO・１がタイムアウト状態となる以
前に入出力装置IO・０が終了報告を行つた為、
中央制御装置CCにはメモリ障害表示MERとタイ
ムアウト表示DERとが異なる時点で報告される
場合を示す。更に本発明の対象となる情報処理シ
ステムの構成は図示されるものに限定されぬこと
は言う迄も無い。
(f) 発明の効果
以上、本発明によれば、前記情報処理システム
において、チヤネル制御装置からの障害通知に対
し、中央制御装置が主記憶装置側の障害状況を直
ちに検出することが出来、現用・予備の切替え等
の修復処理が迅速に実行可能となり、当該情報処
理システムの信頼性を向上させる。
において、チヤネル制御装置からの障害通知に対
し、中央制御装置が主記憶装置側の障害状況を直
ちに検出することが出来、現用・予備の切替え等
の修復処理が迅速に実行可能となり、当該情報処
理システムの信頼性を向上させる。
第１図は本発明の対象となる情報処理システム
の一例を示す図、第２図は第１図における従来あ
るメモリ障害救済方式の一例を示す図、第３図は
第２図における報告情報の一例を示す図、第４図
は本発明の一実施例によるチヤネル制御装置を示
す図、第５図は本発明の一実施例によるメモリ障
害救済方式を示す図、第６図は第４図および第５
図における報告情報の一例を示す図、第７図は本
発明の他の実施例によるメモリ障害救済方式を示
す図である。 図において、CCは中央制御装置、MM０およ
びMM１は主記憶装置、CHCはチヤネル制御装
置、IOCは入出力制御装置、IOは入出力装置、
MBはメモリバス、CBはチヤネルバス、MEFお
よびWBSはフリツプフロツプ、Ｇ０およびＧ１
はゲート、IOAは入出力装置アドレス、CMPは
終了表示、ERRは障害情報、MERはメモリ障害
表示、DERはタイムアウト表示、を示す。
の一例を示す図、第２図は第１図における従来あ
るメモリ障害救済方式の一例を示す図、第３図は
第２図における報告情報の一例を示す図、第４図
は本発明の一実施例によるチヤネル制御装置を示
す図、第５図は本発明の一実施例によるメモリ障
害救済方式を示す図、第６図は第４図および第５
図における報告情報の一例を示す図、第７図は本
発明の他の実施例によるメモリ障害救済方式を示
す図である。 図において、CCは中央制御装置、MM０およ
びMM１は主記憶装置、CHCはチヤネル制御装
置、IOCは入出力制御装置、IOは入出力装置、
MBはメモリバス、CBはチヤネルバス、MEFお
よびWBSはフリツプフロツプ、Ｇ０およびＧ１
はゲート、IOAは入出力装置アドレス、CMPは
終了表示、ERRは障害情報、MERはメモリ障害
表示、DERはタイムアウト表示、を示す。
Claims (1)
- １ 中央制御装置と、一方を現用、他方を予備と
して使用する二重化された主記憶装置とを第一の
共通バスにより接続し、チヤネル制御装置と複数
の入出力制御装置とを第二の共通バスにより接続
し、前記チヤネル制御装置が前記第一および第二
の共通バスを介して前記主記憶装置と前記入出力
制御装置との間のデータ転送を制御する情報処理
システムにおいて、前記チヤネル制御装置が、前
記主記憶装置から返送される前記データ転送の誤
りを示す応答信号を蓄積し、前記入出力制御装置
から前記データ転送の異常を示す割込信号を受信
した場合に、該入出力制御装置から伝達される前
記データ転送の報告情報に、前記応答信号を付加
して前記中央制御装置に伝達し、前記中央制御装
置が、前記チヤネル制御装置から伝達された前記
応答信号付き報告情報を分析することにより前記
主記憶装置の現用・予備の切替えの要否を判別す
ることを特徴とするメモリ障害救済方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200125A JPS5990299A (ja) | 1982-11-15 | 1982-11-15 | メモリ障害救済方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200125A JPS5990299A (ja) | 1982-11-15 | 1982-11-15 | メモリ障害救済方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990299A JPS5990299A (ja) | 1984-05-24 |
| JPH0133858B2 true JPH0133858B2 (ja) | 1989-07-17 |
Family
ID=16419231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200125A Granted JPS5990299A (ja) | 1982-11-15 | 1982-11-15 | メモリ障害救済方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990299A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786928A (en) * | 1980-11-20 | 1982-05-31 | Fujitsu Ltd | Fault detection system for input and output controlling operation |
-
1982
- 1982-11-15 JP JP57200125A patent/JPS5990299A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5786928A (en) * | 1980-11-20 | 1982-05-31 | Fujitsu Ltd | Fault detection system for input and output controlling operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990299A (ja) | 1984-05-24 |
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