JPH0236013B2 - - Google Patents
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- Publication number
- JPH0236013B2 JPH0236013B2 JP57233745A JP23374582A JPH0236013B2 JP H0236013 B2 JPH0236013 B2 JP H0236013B2 JP 57233745 A JP57233745 A JP 57233745A JP 23374582 A JP23374582 A JP 23374582A JP H0236013 B2 JPH0236013 B2 JP H0236013B2
- Authority
- JP
- Japan
- Prior art keywords
- common storage
- cia
- storage area
- processing
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000011084 recovery Methods 0.000 claims description 5
- 238000003672 processing method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の処理装置（１つの装置の中の
複数処理部でもよい）が共通にアクセス可能な記
憶手段を介して互いに通信する如く構成されたデ
ータ処理システムにおいて、該共通記憶手段に障
害が生じた場合の復旧方式に関する。
複数処理部でもよい）が共通にアクセス可能な記
憶手段を介して互いに通信する如く構成されたデ
ータ処理システムにおいて、該共通記憶手段に障
害が生じた場合の復旧方式に関する。
主記憶装置の容量の増大と共に、ハードウエア
のフアームウエア化が盛んになつており、主記憶
装置の一部をハードウエア領域としてフアームウ
エアが使用するようになつてきた。
のフアームウエア化が盛んになつており、主記憶
装置の一部をハードウエア領域としてフアームウ
エアが使用するようになつてきた。
一般に、主記憶装置にはECC回路が付加され
ており、１ビツト障害に対しては対策がとられて
いるが、２ビツト障害や固定障害になると、エラ
が検出されてもその処理のみで、復旧については
殆ど対策がなされていない。これは２重障害は極
めてまれにしか生じないとの前提で対策がたてら
れているためである。
ており、１ビツト障害に対しては対策がとられて
いるが、２ビツト障害や固定障害になると、エラ
が検出されてもその処理のみで、復旧については
殆ど対策がなされていない。これは２重障害は極
めてまれにしか生じないとの前提で対策がたてら
れているためである。
しかし、マイクロプログラム間の通信など、重
要なデータの受け渡し領域内で固定障害が発生す
ると、それ以後の処理がすべてだめになり、シス
テムダウンにつながつてしまう。
要なデータの受け渡し領域内で固定障害が発生す
ると、それ以後の処理がすべてだめになり、シス
テムダウンにつながつてしまう。
本発明は上記の問題点を解決することを目的と
し、データの受け渡し領域（以下CIA；コミユニ
ケーシヨン・インタフエース・エリアと称す）を
主領域と予備領域とに分け、エラーを検出した側
の装置またはマイクロプログラムが他方の装置ま
たはマイクロプログラムに対して、いずれのCIA
を使用するかを指示するようにし、指示された側
は特に指示されたことを意識することなく常に主
CIAを使用しているものとしてアクセスするよう
に、ハードウエアが自動的に指示された方のCIA
をアクセスするようにしたものである。
し、データの受け渡し領域（以下CIA；コミユニ
ケーシヨン・インタフエース・エリアと称す）を
主領域と予備領域とに分け、エラーを検出した側
の装置またはマイクロプログラムが他方の装置ま
たはマイクロプログラムに対して、いずれのCIA
を使用するかを指示するようにし、指示された側
は特に指示されたことを意識することなく常に主
CIAを使用しているものとしてアクセスするよう
に、ハードウエアが自動的に指示された方のCIA
をアクセスするようにしたものである。
〔発明の実施例〕
ここではCIAを主記憶装置上に設けた場合につ
いて説明する。
いて説明する。
CIAの内容としては、Ｉ／Ｏ装置の起動あるい
はＩ／Ｏ割込みに必要な情報、例えば命令コー
ド、チヤネル機番、デバイス機番、CAW（チヤネ
ル・アドレス・ワード）、コンデイシヨン・コー
ド、あるいはCSW（チヤネル・ステータス・ワー
ド）などが含まれる（第２図参照）。
はＩ／Ｏ割込みに必要な情報、例えば命令コー
ド、チヤネル機番、デバイス機番、CAW（チヤネ
ル・アドレス・ワード）、コンデイシヨン・コー
ド、あるいはCSW（チヤネル・ステータス・ワー
ド）などが含まれる（第２図参照）。
第１図は本発明の一実施例を示すブロツク図で
あり、マイクロプログラム制御のCPUと同じく
マイクロプログラム制御のCHP（チヤネル・プロ
セツサ）とが、主記憶装置MSの所定領域をCIA
として通信する場合を示す。
あり、マイクロプログラム制御のCPUと同じく
マイクロプログラム制御のCHP（チヤネル・プロ
セツサ）とが、主記憶装置MSの所定領域をCIA
として通信する場合を示す。
以下、障害の生じるタイミング別に本発明によ
る復旧処理方式を説明する。
る復旧処理方式を説明する。
(1) CPUマイクロプログラムは、Ｉ／Ｏ命令等
を認識するこれに伴う必要データをCIAにセツ
トし、CHPに対してXIO信号（エクスキユー
トＩ／Ｏ信号）をオンし、起動要求を伝える。
を認識するこれに伴う必要データをCIAにセツ
トし、CHPに対してXIO信号（エクスキユー
トＩ／Ｏ信号）をオンし、起動要求を伝える。
もし、この間にCIAで固定障害が発生する
と、CPUマイクロプログラムは必要データを
予備CIAに移し、CIAを切替えた旨の信号（以
下切替信号と称す）を送出し、XIO信号を再度
オンする。即ち、命令の再試行となり、命令の
中断は生じない。
と、CPUマイクロプログラムは必要データを
予備CIAに移し、CIAを切替えた旨の信号（以
下切替信号と称す）を送出し、XIO信号を再度
オンする。即ち、命令の再試行となり、命令の
中断は生じない。
(2) CHPがXIO信号を受けると、CIAを読出し、
命令コードを解析し、必要な処理を行なつた
後、コンデイシヨン・コード等をCIAに書込
み、ACPT信号（アクセプト信号）をオンにし
てCPUに対して処理終了を通知する。
命令コードを解析し、必要な処理を行なつた
後、コンデイシヨン・コード等をCIAに書込
み、ACPT信号（アクセプト信号）をオンにし
てCPUに対して処理終了を通知する。
もし、この間にCIAに固定障害が発生する
と、この時のCHPにおける処理はチヤネル・
コントロール・エラー処理、あるいはエクスタ
ーナル・ダメージ処理により中断される。また
CPUマイクロプログラムはこの固定障害をマ
シンチエツクとして知ることができ、CIAを切
替えるべく切替信号を送出し、その命令をイン
ストラクシヨン・プロセツシング・ダメージと
して中断する。
と、この時のCHPにおける処理はチヤネル・
コントロール・エラー処理、あるいはエクスタ
ーナル・ダメージ処理により中断される。また
CPUマイクロプログラムはこの固定障害をマ
シンチエツクとして知ることができ、CIAを切
替えるべく切替信号を送出し、その命令をイン
ストラクシヨン・プロセツシング・ダメージと
して中断する。
(3) CPUが正常にACPT信号を受け取ると、
CIAの中からコンデイシヨン・コード等を取り
出し、PSWへセツトしたり、規定の番地へ
CSWをストアしたりする処理を行ない、XIO
信号を落し、ACPT信号が落ちるのを確認して
次の命令へと制御を移す。
CIAの中からコンデイシヨン・コード等を取り
出し、PSWへセツトしたり、規定の番地へ
CSWをストアしたりする処理を行ない、XIO
信号を落し、ACPT信号が落ちるのを確認して
次の命令へと制御を移す。
この時点で固定障害を検出すると、インスト
ラクシヨン・プロセツシング・ダメージ処理を
行ない、切替信号を送出しておく。
ラクシヨン・プロセツシング・ダメージ処理を
行ない、切替信号を送出しておく。
これにより、次回からの起動は固定障害の無い
CIAを使用して行うことが可能である。
CIAを使用して行うことが可能である。
主CIAの予備CIAへの切り替えは、切替信号を
受信した際にマイクロプログラム制御部が主記憶
装置MSをアクセスするアドレスを保持するアド
レス・レジスタARの所定のビツト（第１図中の
斜線部にて示す）を自動的に反転するハードウエ
アによつて行われる。これはARの上記所定のビ
ツトへは切替信号が入力されるようにする。即ち
上記所定のビツトは通常時は値０であり、一方切
替信号を受信すると値１となる。従つてCHPマ
イクロプログラムは直接CIAの切替えが指示され
たことを意識することなく常に主CIAのアドレス
をARに送出しても、自動的にARの内容は予備
CIAのアドレスに変換されて予備CIAがアクセス
されることになる。
受信した際にマイクロプログラム制御部が主記憶
装置MSをアクセスするアドレスを保持するアド
レス・レジスタARの所定のビツト（第１図中の
斜線部にて示す）を自動的に反転するハードウエ
アによつて行われる。これはARの上記所定のビ
ツトへは切替信号が入力されるようにする。即ち
上記所定のビツトは通常時は値０であり、一方切
替信号を受信すると値１となる。従つてCHPマ
イクロプログラムは直接CIAの切替えが指示され
たことを意識することなく常に主CIAのアドレス
をARに送出しても、自動的にARの内容は予備
CIAのアドレスに変換されて予備CIAがアクセス
されることになる。
CIAは主記憶装置の最大アドレスに近い方に置
かれるため、主記憶装置の容量が変ると置かれる
アドレスもそれに伴つて変化する。このため
CHPはシステムの電源投入時の初期化の時点で、
SVP（サービスプロセツサ）により主記憶装置の
最大アドレスを知らせてもらい、自動的にCIAの
アドレスを算出するか、または直接SVPからCIA
アドレスを知らせてもらうようにすればよい。
かれるため、主記憶装置の容量が変ると置かれる
アドレスもそれに伴つて変化する。このため
CHPはシステムの電源投入時の初期化の時点で、
SVP（サービスプロセツサ）により主記憶装置の
最大アドレスを知らせてもらい、自動的にCIAの
アドレスを算出するか、または直接SVPからCIA
アドレスを知らせてもらうようにすればよい。
また主記憶装置はCPUによるパトロールの対
象になつており、一定時間内にリード／ライトさ
れ、一時的障害の回復は常に行なわれている。
象になつており、一定時間内にリード／ライトさ
れ、一時的障害の回復は常に行なわれている。
以上の如く本発明によれば、マイクロプログラ
ム制御部は常に１つのCIAのみを意識して処理を
行なえばよく、CIAの切替えはハードウエアによ
り制御することによつて処理が簡単になる。
ム制御部は常に１つのCIAのみを意識して処理を
行なえばよく、CIAの切替えはハードウエアによ
り制御することによつて処理が簡単になる。
第１図は本発明の一実施例ブロツク図であり、
MSは主記憶装置、CPUは中央処理装置、CHP
はチヤネル処理装置、ARはアドレス・レジス
タ、DRはデータ・レジスタ、MSAは主記憶装置
アドレス・レジスタ、CIAは共通記憶領域、EF
は固定障害を示すフラグ、である。第２図はCIA
の内容の一例を示す図である。
MSは主記憶装置、CPUは中央処理装置、CHP
はチヤネル処理装置、ARはアドレス・レジス
タ、DRはデータ・レジスタ、MSAは主記憶装置
アドレス・レジスタ、CIAは共通記憶領域、EF
は固定障害を示すフラグ、である。第２図はCIA
の内容の一例を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 複数のマイクロプログラム制御の処理装置
が、共通にアクセスできる共通記憶領域を介して
相互に通信するデータ処理システムにおいて、 前記共通記憶領域を複数設け、少なくとも一方
の処理装置のマイクロプログラム制御部は前記複
数の共通記憶領域をアクセスするのに単一のアド
レスを使用するとともに、 他方の処理装置は前記共通記憶領域の障害を検
出する手段と、障害検出時に他の処理装置に対し
て共通記憶領域の切替えを指示する信号を送出す
る手段とを備え、 前記一方の処理装置は該切替信号を受信した際
にマイクロプログラム制御部が送出する前記アド
レスを変更して、該変更したアドレスにより前記
切り替えた共通記憶領域をアクセスするハードウ
エア手段を設けたことを特徴とする共通記憶領域
の障害復旧処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233745A JPS59124099A (ja) | 1982-12-29 | 1982-12-29 | 共通記憶領域の障害復旧処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233745A JPS59124099A (ja) | 1982-12-29 | 1982-12-29 | 共通記憶領域の障害復旧処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124099A JPS59124099A (ja) | 1984-07-18 |
| JPH0236013B2 true JPH0236013B2 (ja) | 1990-08-15 |
Family
ID=16959907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233745A Granted JPS59124099A (ja) | 1982-12-29 | 1982-12-29 | 共通記憶領域の障害復旧処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124099A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111713B2 (ja) * | 1988-02-24 | 1995-11-29 | 富士通株式会社 | 構成変更制御方式 |
| JP4919430B2 (ja) * | 1999-12-02 | 2012-04-18 | 株式会社日本キャリア工業 | 食肉の細断装置 |
-
1982
- 1982-12-29 JP JP57233745A patent/JPS59124099A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124099A (ja) | 1984-07-18 |
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