JPS626269B2 - - Google Patents
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- JPS626269B2 JPS626269B2 JP55079881A JP7988180A JPS626269B2 JP S626269 B2 JPS626269 B2 JP S626269B2 JP 55079881 A JP55079881 A JP 55079881A JP 7988180 A JP7988180 A JP 7988180A JP S626269 B2 JPS626269 B2 JP S626269B2
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- JP
- Japan
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- cpu
- channel
- logging
- channel device
- memory
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Description
【発明の詳細な説明】
本発明はサブチヤネル装置を制御するチヤネル
装置のメモリからCPU側の主メモリにエラー情
報を簡単な手順でロギングする方式に関するもの
である。
装置のメモリからCPU側の主メモリにエラー情
報を簡単な手順でロギングする方式に関するもの
である。
従来の端末制御装置の構成の１例を第１図に示
す。
す。
すなわち、CPU１と主メモリ２が共通バスを
介してチヤネル部のチヤネル装置（CMC）３に
接続され、さらにチヤネルバスを介してサブチヤ
ネル部のラインアダプタ（LA0）４１〜（LA7）
４８に接続し、Ｉ／Ｏを制御する。CMC３は第
２図の本発明の実施例で詳述するように、マイク
ロプロセツサ（MPU）１１と固定メモリ
（ROM）１２と不揮発性メモリ（RAM）１３よ
り成り、従来はCPU１からのコマンドをMPU１
１に送り、このコマンドに基づきMPU１１は
ROM１２内の所定のプログラムにより主メモリ
２内のプログラムをCMC３内のROM１３にロー
デイングするように処理する。そしてチヤネルバ
スを介してサブチヤネル部のラインアダプタ
（LA0）４１〜（LA7）４８のいずれかが選択さ
れ、その出力によりＩ／Ｏが駆動制御される。
介してチヤネル部のチヤネル装置（CMC）３に
接続され、さらにチヤネルバスを介してサブチヤ
ネル部のラインアダプタ（LA0）４１〜（LA7）
４８に接続し、Ｉ／Ｏを制御する。CMC３は第
２図の本発明の実施例で詳述するように、マイク
ロプロセツサ（MPU）１１と固定メモリ
（ROM）１２と不揮発性メモリ（RAM）１３よ
り成り、従来はCPU１からのコマンドをMPU１
１に送り、このコマンドに基づきMPU１１は
ROM１２内の所定のプログラムにより主メモリ
２内のプログラムをCMC３内のROM１３にロー
デイングするように処理する。そしてチヤネルバ
スを介してサブチヤネル部のラインアダプタ
（LA0）４１〜（LA7）４８のいずれかが選択さ
れ、その出力によりＩ／Ｏが駆動制御される。
一方、CMC３のRAM１３はチヤネル装置を制
御するための領域と、サブチヤネル装置を制御す
るための領域をもつ。CPU１は、サブチヤネル
レベルの障害が発生した場合にはそのサブチヤネ
ルの動作を停止させるとともに、その制御領域の
情報をCPU側の主メモリ２にロギングするよう
なコマンドをチヤネル装置に与える。またチヤネ
ルレベルの障害が発生した場合には全サブチヤネ
ルの動作を停止するとともに全制御領域を主メモ
リ２にロギングするようなコマンドをチヤネル装
置に指示する。この場合これらの処理を各々独立
したコマンドで指示していた。すなわち、チヤネ
ル用およびサブチヤネル用のコマンドを独立に設
けるため、CPU１およびCMC３両方ともインタ
ーフエイスが増すことになるし、シーケンスも複
雑となる。また予めロギング領域が決めてあるた
め、ロギング領域を変更したり、追加したりする
場合ROM１２内のロギングプログラムを変更し
なければならない。
御するための領域と、サブチヤネル装置を制御す
るための領域をもつ。CPU１は、サブチヤネル
レベルの障害が発生した場合にはそのサブチヤネ
ルの動作を停止させるとともに、その制御領域の
情報をCPU側の主メモリ２にロギングするよう
なコマンドをチヤネル装置に与える。またチヤネ
ルレベルの障害が発生した場合には全サブチヤネ
ルの動作を停止するとともに全制御領域を主メモ
リ２にロギングするようなコマンドをチヤネル装
置に指示する。この場合これらの処理を各々独立
したコマンドで指示していた。すなわち、チヤネ
ル用およびサブチヤネル用のコマンドを独立に設
けるため、CPU１およびCMC３両方ともインタ
ーフエイスが増すことになるし、シーケンスも複
雑となる。また予めロギング領域が決めてあるた
め、ロギング領域を変更したり、追加したりする
場合ROM１２内のロギングプログラムを変更し
なければならない。
本発明の目的はチヤネル装置のメモリから
CPU側の主メモリにエラー情報を簡単な手順で
ロギングする方式を提供することである。
CPU側の主メモリにエラー情報を簡単な手順で
ロギングする方式を提供することである。
前記目的を達成するため、本発明のエラーロギ
ング方式はチヤネル装置から通知された障害デー
タまたは中央処理装置（CPU）の検出した障害
データに応じてCPUからチヤネル装置に指示し
てチヤネル装置のチヤネルメモリに格納される情
報をCPU側の主メモリにロギングする方式にお
いて、前記チヤネルメモリ内のロギングされるべ
き領域の先頭アドレスと、該先頭アドレスに続く
ロギングされるべき格納領域の大きさを示すレン
グスとをCPUよりチヤネル装置に指示する手段
と、チヤネル装置に前記チヤネルメモリに指示さ
れた先頭アドレスとレングスとに対応する格納領
域の格納データをCPUに転送する回路とを設
け、CPUにより選択された領域の格納データを
主メモリにロギングすることを特徴とするもので
ある。
ング方式はチヤネル装置から通知された障害デー
タまたは中央処理装置（CPU）の検出した障害
データに応じてCPUからチヤネル装置に指示し
てチヤネル装置のチヤネルメモリに格納される情
報をCPU側の主メモリにロギングする方式にお
いて、前記チヤネルメモリ内のロギングされるべ
き領域の先頭アドレスと、該先頭アドレスに続く
ロギングされるべき格納領域の大きさを示すレン
グスとをCPUよりチヤネル装置に指示する手段
と、チヤネル装置に前記チヤネルメモリに指示さ
れた先頭アドレスとレングスとに対応する格納領
域の格納データをCPUに転送する回路とを設
け、CPUにより選択された領域の格納データを
主メモリにロギングすることを特徴とするもので
ある。
以下本発明を実施例につき詳述する。
第２図は本発明の実施例の構成を示す説明図で
ある。
ある。
同図において、CPU１と主メモリ２が共通バ
スを介してチヤネル部のCMC３に接続され、さ
らにチヤネルバスを介してサブチヤネル部
（LA0）４１〜（LA7）４８に接続しＩ／Ｏを制
御することは第１図のとおりである。
スを介してチヤネル部のCMC３に接続され、さ
らにチヤネルバスを介してサブチヤネル部
（LA0）４１〜（LA7）４８に接続しＩ／Ｏを制
御することは第１図のとおりである。
CMC３は前述のようにマイクロプロセツサ
（MPU）１１を有し、そのデータバスに制御プロ
グラムを記憶するROM１２とRAM１３を接続し
た外に、共通バスとデータバスの間のデータの入
出力のためのレシーバ（RC）１４とドライバ
（DR）１６を設け、それぞれ直接路の外に本発明
の要部となるCPUコマンド指令用の書込み制御
レジスタ（WCR）１５とCPUコマンド終了通知
用の読出し制御レジスタ（RCR）１７が挿入さ
れる。またデータバスとチヤネルバスの間にはド
ライバ／レシーバ（DR／RC）２０が設けられ
る。
（MPU）１１を有し、そのデータバスに制御プロ
グラムを記憶するROM１２とRAM１３を接続し
た外に、共通バスとデータバスの間のデータの入
出力のためのレシーバ（RC）１４とドライバ
（DR）１６を設け、それぞれ直接路の外に本発明
の要部となるCPUコマンド指令用の書込み制御
レジスタ（WCR）１５とCPUコマンド終了通知
用の読出し制御レジスタ（RCR）１７が挿入さ
れる。またデータバスとチヤネルバスの間にはド
ライバ／レシーバ（DR／RC）２０が設けられ
る。
さらに、CMC３よりデータをCPU１に転送す
る際の割込み制御回路１８と、MPU１１のコマ
ンドにより主メモリ２とRAM１３間で直接デー
タの転送を行なうように制御するDMA制御回路
１９がそれぞれデータバスに接続される。
る際の割込み制御回路１８と、MPU１１のコマ
ンドにより主メモリ２とRAM１３間で直接デー
タの転送を行なうように制御するDMA制御回路
１９がそれぞれデータバスに接続される。
いま、チヤネル装置CMC３内のRAM１３の内
容を第３図に示すように、チヤネル装置領域、サ
ブチヤネル制御領域＃０〜＃７、プログラム領
域、データバツフア領域を含むものとし、たとえ
ばサブチヤネル＃６に障害が発生した場合の手順
について説明する。
容を第３図に示すように、チヤネル装置領域、サ
ブチヤネル制御領域＃０〜＃７、プログラム領
域、データバツフア領域を含むものとし、たとえ
ばサブチヤネル＃６に障害が発生した場合の手順
について説明する。
サブチヤネルに障害が生ずると、障害が生じた
ことを最優先割込によりCPU１にチヤネルが通
知する。
ことを最優先割込によりCPU１にチヤネルが通
知する。
この時チヤネル３の障害監視部３１が制御線３
２を介し、レジスタ１′に格納する。CPU１はこ
れに対しレジスタ１′の内容を読取り障害個所た
とえばサブチヤネル４６に関するデータの誤りが
存在することを識別する。この後、まずCPU１
のコマンドによりWCR１５に第４図ａに示すよ
うに、コマンド種別、コマンドのモード、チヤネ
ル装置のRAM１３のたとえばサブチヤネル４６
の制御プログラム領域を示すアドレスＢ、主メモ
リ２のアドレスＡ、およびロギングレングスを示
すデータを書込む。この場合コマンドモードは同
図ｂに示すように、サブチヤネル装置のうちサー
ビスをストツプしないものを符号で表わしたもの
である。このWCR１５の内容をMPU１１が解読
してサブチヤネル＃６の動作を停止させ、DMA
制御回路１９を起動してROM１２内のロギング
プログラムのアドレスとレングスを制御すること
により、RAM１３のアドレスＢの指定バイト数
のエラー情報を主メモリ２のアドレスＡにロギン
グする。
２を介し、レジスタ１′に格納する。CPU１はこ
れに対しレジスタ１′の内容を読取り障害個所た
とえばサブチヤネル４６に関するデータの誤りが
存在することを識別する。この後、まずCPU１
のコマンドによりWCR１５に第４図ａに示すよ
うに、コマンド種別、コマンドのモード、チヤネ
ル装置のRAM１３のたとえばサブチヤネル４６
の制御プログラム領域を示すアドレスＢ、主メモ
リ２のアドレスＡ、およびロギングレングスを示
すデータを書込む。この場合コマンドモードは同
図ｂに示すように、サブチヤネル装置のうちサー
ビスをストツプしないものを符号で表わしたもの
である。このWCR１５の内容をMPU１１が解読
してサブチヤネル＃６の動作を停止させ、DMA
制御回路１９を起動してROM１２内のロギング
プログラムのアドレスとレングスを制御すること
により、RAM１３のアドレスＢの指定バイト数
のエラー情報を主メモリ２のアドレスＡにロギン
グする。
MPU１１は指定バイト数のエラーロギングが
終了するとCPU１に通知する。これらのCMC３
からCPU１への情報の転送はRCR１７と割込み
制御回路１８を用いる通常の方法で行なわれる。
終了するとCPU１に通知する。これらのCMC３
からCPU１への情報の転送はRCR１７と割込み
制御回路１８を用いる通常の方法で行なわれる。
CPU１は終了通知受信後、さらにロギングす
る必要がある場合、たとえば主メモリ２の空きバ
ツフアの容量等不足等の場合にはもう一度別のア
ドレスＡを用意してエラーロギングコマンドを指
示する。
る必要がある場合、たとえば主メモリ２の空きバ
ツフアの容量等不足等の場合にはもう一度別のア
ドレスＡを用意してエラーロギングコマンドを指
示する。
次にチヤネルレベルで障害が発生した場合には
前述のサブチヤネルレベルでの障害と異なりコマ
ンドモードは全部のサブチヤネル装置をストツプ
する。
前述のサブチヤネルレベルでの障害と異なりコマ
ンドモードは全部のサブチヤネル装置をストツプ
する。
なお、サブチヤネル部のラインアダプタ
（LA0）４１〜（LA7）４８は何れも回線制御回
路の両側にドライバ／レシーバ（DR／RC）を設
けた構成が用いられる。
（LA0）４１〜（LA7）４８は何れも回線制御回
路の両側にドライバ／レシーバ（DR／RC）を設
けた構成が用いられる。
以上説明したように、本発明によれば、サブチ
ヤネル装置を制御するチヤネル装置のメモリから
CPU側の主メモリにエラー情報を両アドレスと
レングスを指定するとともに、エラー情報発生時
サービスをストツプしないサブチヤネル装置のア
ドレスを指定する書込み制御レジスタを設け、こ
の内容に基づきMPUが所定のサブチヤネル装置
をストツプし、ロギングを実施する。このように
チヤネル部、サブチヤネル部の障害を含めて一挙
に１コマンドで処理することができるからロギン
グの手順を簡単化することができる。
ヤネル装置を制御するチヤネル装置のメモリから
CPU側の主メモリにエラー情報を両アドレスと
レングスを指定するとともに、エラー情報発生時
サービスをストツプしないサブチヤネル装置のア
ドレスを指定する書込み制御レジスタを設け、こ
の内容に基づきMPUが所定のサブチヤネル装置
をストツプし、ロギングを実施する。このように
チヤネル部、サブチヤネル部の障害を含めて一挙
に１コマンドで処理することができるからロギン
グの手順を簡単化することができる。
なお、障害監視機能は、チヤネルのみでなく、
CPUにも設け、障害部分がチヤネルに関するも
のであることを識別するようにしてもよい。この
場合チヤネルのプログラム、各制御フラグ等をロ
ギングするようにされる。
CPUにも設け、障害部分がチヤネルに関するも
のであることを識別するようにしてもよい。この
場合チヤネルのプログラム、各制御フラグ等をロ
ギングするようにされる。
第１図は従来例の説明図、第２図は本発明の実
施例の構成を示す説明図、第３図、第４図ａ，ｂ
は第２図の実施例の要部の説明図であり、図中、
１は中央処理装置（CPU）、２は主メモリ、３は
チヤネル装置（CMC）、４１〜４８はラインアダ
プタ、１１はマイクロプロセツサ（MPU）、１２
は固定メモリ（ROM）、１３は不揮発性メモリ
（RAM）、１４はレシーバ、１５は書込み制御レ
ジスタ、１６はドライバ、１７は読出し制御レジ
スタ、１８は割込み制御回路、１９はDMA制御
回路、２０はドライバ／レシーバを示す。
施例の構成を示す説明図、第３図、第４図ａ，ｂ
は第２図の実施例の要部の説明図であり、図中、
１は中央処理装置（CPU）、２は主メモリ、３は
チヤネル装置（CMC）、４１〜４８はラインアダ
プタ、１１はマイクロプロセツサ（MPU）、１２
は固定メモリ（ROM）、１３は不揮発性メモリ
（RAM）、１４はレシーバ、１５は書込み制御レ
ジスタ、１６はドライバ、１７は読出し制御レジ
スタ、１８は割込み制御回路、１９はDMA制御
回路、２０はドライバ／レシーバを示す。
Claims (1)
- １ チヤネル装置から通知された障害データまた
は中央処理装置（CPU）の検出した障害データ
に応じCPUからチヤネル装置に指示してチヤネ
ル装置のチヤネルメモリに格納される情報を
CPU側の主メモリにロギングする方式におい
て、前記チヤネルメモリ内のロギングされるべき
領域の先頭アドレスと、該先頭アドレスに続くロ
ギングされるべき格納領域の大きさを示すレング
スとをCPUよりチヤネル装置に指示する手段
と、チヤネル装置に前記チヤネルメモリに指示さ
れた先頭アドレスとレングスとに対応する格納領
域の格納データをCPUに転送する回路とを設
け、CPUにより選択された領域の格納データを
主メモリにロギングすることを特徴とするエラー
ロギング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7988180A JPS576951A (en) | 1980-06-13 | 1980-06-13 | Error logging system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7988180A JPS576951A (en) | 1980-06-13 | 1980-06-13 | Error logging system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS576951A JPS576951A (en) | 1982-01-13 |
| JPS626269B2 true JPS626269B2 (ja) | 1987-02-09 |
Family
ID=13702578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7988180A Granted JPS576951A (en) | 1980-06-13 | 1980-06-13 | Error logging system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS576951A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607862U (ja) * | 1983-06-29 | 1985-01-19 | 本田技研工業株式会社 | スウイングボ−ド |
| JPH02245836A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | 電子計算機システム |
| JPH04649A (ja) * | 1990-04-18 | 1992-01-06 | Nec Corp | リモートチャネル装置の障害情報転送方式 |
| JPH0415850A (ja) * | 1990-05-09 | 1992-01-21 | Nec Corp | 障害情報転送方法 |
| JP6003350B2 (ja) | 2012-07-30 | 2016-10-05 | 富士通株式会社 | 監視装置、情報処理装置、及び監視方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464435A (en) * | 1977-10-31 | 1979-05-24 | Fujitsu Ltd | Information shunting processing system in channel unit |
-
1980
- 1980-06-13 JP JP7988180A patent/JPS576951A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464435A (en) * | 1977-10-31 | 1979-05-24 | Fujitsu Ltd | Information shunting processing system in channel unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS576951A (en) | 1982-01-13 |
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