JPS5820058B2 - デ−タ先行読出し方式 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ先行読出し方式に関し、特に先行読出し
により読出したデータにエラーが存在したことをチャネ
ル制御装置が検出したとき、該チャネル制御装置に接続
された入出力制御装置を停止させることなくデータ処理
できるように構成したデータ先行読出し方式に関する。

コモンバス制御により動作する入出力制御装置と主記憶
装置との間でチャネル制御装置を介してデータの送受信
が行なわれる場合、主記憶装置からチャネル制御装置に
データを送出するときに入出力制御装置はデータの送出
には何等関与せず、またチャネル制御装置から入出力制
御装置にデータを送出するとき主記憶装置及びチャネル
制御装置間にはデータの送受信が行なわれていなかった
。

したがって、このような空いている時間を利用して、次
に予測されるデータをあらかじめ読出しておき、データ
処理の効率化をはかる方式としてデータ先行読出し方式
がある。

従来のデータ先行読出し方式について、第１図にもとづ
き説明する。

図中、１は主記憶装置、２はチャネル制御装置、；３は
入出力制御装置、４は中央制御装置、５はアドレス・バ
ッファ・レジスタ、６はメモリ・バッファ・レジスタ、
７はデータ・バッファ・レジスタ、８は一致回路、９は
データ・チェック回路、１０はエラー・スティタス回路
、１１は＋１カウ１ンタ、１２はオア回路、１３はアン
ド回路、１４はオア回路である。

アドレス・バッファ・レジスタ５には入出力匍］御装置
３から伝達されるアドレスが一時的に記入される。

メモリ・バッファ・レジスタ６には、＋１カウンタ１１
により＋１されたアドレスのデータが一時的に記入され
、またデータ・バッファ・レジスタ７には主記憶装置１
から読出されたデータが一時的に記入される。

一致回路８は入出力制御装置３から送出されたアドレス
と、アドレス・バッファ・レジスタ５に記入されている
アドレスとが一致するか否かを検出するものである。

データ・チェック回路９は主記憶装置１から送出された
データをチェックするものであってパリティ・チェック
を行なったり、或いは該主記憶装置１へ送出されたアド
レスにエラーが含まれていないときにこの主記憶装置１
がら送出されるアドレス正常信号ＡＳＷを検出するもの
である。

なお、エラーの存在したことを検出したとき中央制御装
置４にエラー検出を報告する割込みを行なうとともに、
このチャネル制御装置２に接続されたすべての入出力制
御装置に対しリセット信号を伝達し、各入出力制御装置
を一時的。

に停止させる。

同時にエラー・スティタス回路１０に対して、そのエラ
ー情報を主記憶装置１に格納させるとともに、どういう
エラーかを表示するように制御を行なう。

第１図において、最初入出力制御装置３からア。

ドレスがチャネル制御装置２に伝達されたとき、アドレ
ス・バッファ・レジスタ５には何も記入されていないの
で、一致回路８は不一致を表示する論理「０」を出力す
る。

上記アドレスがアドレス・バッファ・レジスタ５に記入
され、これに応じた。

データがオア回路１４を経由してデータ・バッファ・レ
ジスタ７に記入され、それから入出力制御装置３に対し
て上記データが伝送される。

勿論入出力制御装置３には、図示省略された入出力装置
が接続されているものである。

このデータ・バッファ・レジスタ７に記入されたデータ
を人出力制御装置３に伝送している間に、＋１カウンタ
１１が動作して先に送出されたアドレスに＋ｊした新し
いアドレスがオア回路１２を経由してアドレス・バッフ
ァ・レジスタ５に記入される。

そしてこの＋１されたアドレスにより主記憶装置１から
読出されたデータが、メモリ・バッファ・レジスタ６に
記入される。

次に入出力制御装置３からアドレスが伝達されたとき、
上記−数回路８によりこの伝達されたアドレスと上記ア
ドレス・バッファ・レジスタ５に記入されたアドレスと
を比較する。

そして両者が一致すれば、該−数回路８は論理「１」を
出力してアンド回路１３をオンにする。

この結果すでにメモリ・バッファ・レジスタ６に記入さ
れているデータが上記アンド回路１３及びオア回路１４
を経由してデータ・バッファ・レジスタ７に記入され、
それから入出力制御装置３に伝送される。

そしてこのデータが入出力制御装置３に伝送されている
間に上記の如く、アドレス・バッファ・レジスタ５に記
入されたアドレスは更に＋１され、これにもとづくデー
タが主記憶装置１からメモリ・バッファ・レジスタ６に
記入される。

このメモリ・バッファ・レジスタ６に記入されるデータ
は、データ・チェック回路９によりパリティ・チェック
やアドレス正常信号ＡＳＷの検出が行なわれる。

その結果、エラーが検出されると該データ・チェック回
路９は中央制御装置４にエラーの発生していることを報
告し、エラー・スティタス回路１０を制御して、そのエ
ラー状態のデータを主記憶装置の特定アドレスに格納さ
せてエラー・チェック・データとして利用するように作
用する。

このとき更に上記データ・チェック回路９は、チャネル
制御装置２に接続されているすべての入出力制御装置に
対し、リセット信号を送出し、各入出力制御装置の動作
を停止させる。

したがって、従来の方式では上記の如く、アドレス・バ
ッファ・レジスタ５に記入されたアドレスにもとづき主
記憶装置１から読出したデータにエラーが存在するとき
にはチャネル制御装置２に接続されたすべての入出力制
御装置のデータ転送制御を停止させることになり、先行
読出しのために上記アドレスが現在必要としていないア
ドレスのデータを読出した場合でも、エラーとなればデ
ータ転送制御は停止する。

それ故、データ処理のスピード化のために行なわれてい
る先行読出しの効果を激減させるのみでなく、停＋）、
した複数の入出力制御装置を再起動するためのソフト処
理も非常に増大するという欠点があった。

したがって、本発明はこのような欠点を改善したデータ
先行読出し方式を提供することを目的とするものであり
、そのために本発明のデータ先行読出し方式では、コモ
ンバス制御により動作する入出力装置と、中央制御装置
及び主記憶装置間に位置してデータ転送制御を行なうチ
ャネル制御装置とを具備し、該チャネル制御装置が入出
力装置側とデータ転送を行なっている間にあらかじめ次
のデータを主記憶装置から先行的に読出しこの先行読出
した先行読出データをレジスタに蓄積しておき、上記入
出力装置側から転送要求されたデータのアドレスと上記
先行読出データのアドレスとを照合しこれらのアドレス
が一致したときに上記先行読出データを使用したデータ
先行読出し方式において、主記憶装置から読出したデー
タに誤りが存在するか否かを検出するデータ・チェック
手段と、上記入出力装置側から送出されることのない予
め定めたアドレスを発生する不一致アドレス発生手段と
、上記レジスタに蓄積された先行読出データが入出力装
置側に送出されることを制御する先行読出データ送出制
御用のゲート手段を設け。

上記先行読出データにエラーが存在している場合に上記
不一致アドレス発生手段から発生された予め定めたアド
レスと入出力装置側から転送要求されたデータのアドレ
スを照合し、不一致のときに前記ゲート手段をオフにし
て上記先行読出データが入出力装置側に送出されること
を抑制するとともに、上記入出力装置側から送出される
アドレスにより主記憶装置からデータ読出しを行なうよ
うに構成したことを特徴とする。

以下本発明の一実施例を第２図にもとづき説明する。

図中、第１図と同−符号部は同一部分を示し、１５は固
定バタン発生回路、１６は先行読出動作表示部、１７は
オア回路、１８及び１９はアンド回路である。

固定バタン発生回路１５は入出力制御装置３からデータ
転送を絶対に行なわない主記憶装置１のアドレスを固定
的に発生する回路である。

即ち主記憶装置１には、チャネル制御装置２に接続され
た複数の入出力制御装置３に更にそれぞれ接続された入
出力装置に対しデータ転送が絶対にない領域があり、例
えば該領域のアドレスを上記固定バタン発生回路１５は
発生するものである。

したがって、入出力制御装置３から伝達されたアドレス
は上記固定バタン発生回路１５から発生されたアドレス
とは必らず異なるものである。

先行読出動作表示部１６はチャネル制御装置２がデータ
先行読出動作を行なっていることを表示するとともに、
上記−数回路８から不一致信号が出力され、チャネ）Ｖ
ｍｌＪ御装置２がデータ先行読出動作を行なわずに、実
際に入出力制御装置３から伝達されたアドレスにもとづ
き主記憶装置１をアクセスしているとき、アンド回路１
９をオンにする論理「１」を出力する。

そして上記入出力制御装置３から伝達されたアドレスに
もとづき読出されたデータにエラーが存在した場合には
、その状態がエラー・スティタス回路１０からアンド回
路１９を経由して中央制御装置４に伝達される。

いま、第２図において、データ・バッファ・レジスタ７
に保持されたデータが入出力制御装置３に転送されてい
るとき、＋１カウンタ１１が動作して先に送出されたア
ドレスに＋１した新しいアドレスがオア回路１７を経由
してアドレス・バッファ・レジスタ５に記入される。

そしてこの＋１された新アドレスにより主記憶装置１か
らデータが読出され、メモリ・バッファ・レジスタ６に
記入される。

このとき、データ・チェック回路９に該データにエラー
が検出されると、該データ・チェック回路９は論理ｒｌ
Ｊを出力してアンド回路１８をオンにする。

これにより固定バタン発生回路１５からは、上記の如く
、入出力制御装置３からデータ転送の要求のないアドレ
スが発生されており、このアドレスがアンド回路１８及
びオア回路１７を経由して上記アドレス・バッファ・レ
ジスタ５に記入することになる。

したがって、一致回路８により上記アドレス・バッファ
・レジスタ５に記入されたアドレスと入出力制御装置３
から伝達された次のデータ転送のためのアドレスとを比
較しても不一致となり、この結果上記−数回路８から論
理ｒＯＪが出力され、アンド回路１３をオフ状態にする
。

それ故、メモリ・バッファ・レジスタ６に記入されたエ
ラーを含むデータがデータ・バッファ・レジスタ７に転
送されてくることはない。

そして今度は入出力制御装置３から伝達されたアドレス
がオア回路１７を経由してアドレス・バッファ・レジス
タ５に記入され、これに応じて主記憶装置１からデータ
が読出される。

このデータはオア回路１４を経由してデータ・バッファ
・レジスタ７に記入され、入出力制御装置３に送出され
ることになる。

もしもこのように入出力制御装置から直接与えられたア
ドレスにもとづいて改めて読出したデータにエラーが存
在した場合には、データ・チェック回路９によりこのエ
ラーが検出され、エラー・スティタス回路１０からその
状態がアンド回路１９に伝達される。

このとき上記−数回路８は論理「０」を出力し、先行読
出動作表示部１６は先行読出動作時でない制御を受けて
論理「１」を出力し、アンド回路１９をオン状態にする
ので、上記エラー・スティタス回路１０から発生された
エラー状態信号が中央制御装置４に伝達される。

そして中央制御装置４においてこのエラー状態が把握さ
れることになる。

上言己の如く、本発明では、先行読出データにエラーが
存在した場合、例えば固定バタン発生回路１５により入
出力装置側から伝達されたアドレスと必らず不一致にな
るアドレスを発生させ、このエラーの存在する先行読出
データを使用しないように構成するとともに、入出力装
置側から伝達されたアドレスにより主記憶装置からデー
タを読出すように構成したものである。

この結果、先行読出データにエラーが存在したときでも
、チャネル制御装置に接続された入出力制御装置にリセ
ット信号を送出してこれらの動作を停止させる必要はな
く、入出力制御装置からの要求に応じた処理を続行させ
ることができる。

結局本発明によれば先行読出データにエラーが存在した
場合、その先行読出データのみを無効にするだけであっ
て、転送制御そのものに影響を与えないため、転送処理
の停止というようなことはない。

その結果先行制御による効果を減少させることはなく、
またソフトへの影響もなくすることができる。

【図面の簡単な説明】

第１図は従来のデータ先行読出し方式の説明図であり、
第２図は本発明の一実施例構成を示すものである。 図中、１は主記憶装置、２はチャネル制御装置、３は入
出力制御装置、４は中央制御装置、５はアドレス・バッ
ファ・レジスタ、６はメモリ・バッファ・レジスタ、７
はデータ・バッファ・レジスタ、８は一致回路、９はデ
ータ・チェック回路、１０はエラー・スティタス回路、
１１は＋１カウンタ、１２はオア回路、１３はアンド回
路、１４はオア回路、１５は固定バタン発生回路、１６
は先行読出動作表示部、１７はオア回路、１８及び１９
はアンド回路をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ コモンバス制御により動作する入出力装置と、中央
   制御装置及び主記憶装置間に位置してデータ転送制御を
   行なうチャネル制御装置とを具備し、。 該チャネル制御装置が入出力装置側とデータ転送を行な
   っている間にあらかじめ次のデータを主記憶装置から先
   行的に読出しこの先行読出した先行読出データをレジス
   タに蓄積しておき、上記入出力装置側から転送要求され
   たデータのアドレスと。 上記先行読出データのアドレスとを照合しこれらのアド
   レスが一致したときに上記先行読出データを使用するよ
   うにしたデータ先行読出し方式において、主記憶装置か
   ら読出したデータに誤りが存在するか否かを検出するデ
   ータ・チェック手段と、上記入出力装置側から送出され
   ることのない予め定めたアドレスを発生する不一致アド
   レス発生手段と、上記レジスタに蓄積された先行読出デ
   ータが入出力装置側に送出されることを制御する先行読
   出データ送出制御用のゲート手段を設け、上記先行読出
   データにエラーが存在している場合に上記不一致アドレ
   ス発生手段から発生された予め定めたアドレスと入出力
   装置側から転送要求されたデータのアドレスを照合し、
   不一致のときに前記ゲート手段をオフにして上記先行読
   出データが入出力装置側に送出されることを抑制すると
   ともに、上記入出力装置側から送出されるアドレスによ
   り主記憶装置からデータ読出しを行なうように構成した
   ことを特徴とするデータ先行読出し方式。