JPS6037062A - メモリ読出し方法 - Google Patents
メモリ読出し方法Info
- Publication number
- JPS6037062A JPS6037062A JP58145517A JP14551783A JPS6037062A JP S6037062 A JPS6037062 A JP S6037062A JP 58145517 A JP58145517 A JP 58145517A JP 14551783 A JP14551783 A JP 14551783A JP S6037062 A JPS6037062 A JP S6037062A
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- JP
- Japan
- Prior art keywords
- processor
- memory
- data
- read
- register
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は複数のプロセッサに夫々接続され独立して動作
するデータバスが結合されて構成される装置に係り、特
に第１のプロセッサが予め定義された命令を第１のプロ
セッサとは異なる他のプロセッサに送出することにより
、他のブロセソ勺が管理するメモリ内のデータを第１の
プロセッサにレジスタを経由して転送するメモリ読出し
方法に関する。
するデータバスが結合されて構成される装置に係り、特
に第１のプロセッサが予め定義された命令を第１のプロ
セッサとは異なる他のプロセッサに送出することにより
、他のブロセソ勺が管理するメモリ内のデータを第１の
プロセッサにレジスタを経由して転送するメモリ読出し
方法に関する。
（ｂ）従来技術と問題点
複数のプロセッサにより制御されることにより動作する
装置は、各プロセッサに接続されるデータバスを直接接
続するか、レジスタを仲介して接続し、主たるプロセッ
サの命令で従なるプロセッサが動作しており、主たるプ
ロセッサが従なるプロセッサの管理するメモリからデー
タを読出ず場合、従なるプロセッサの動作を一時停止さ
せ、直接データの読取りを行っている。第１図は従来の
複数のプロセッサにより制御される装置の一例を示すブ
ロック図である。プロセッサ１が主たるプロセソサとす
るとプロセッサ２は従なるプロセッサである。プロセッ
サｌにはデータバス７が接続され、該データバス７にプ
ロセッサ１を制御するプログラムが格納される制御記憶
３とデータを格納するメモリ５が接続される。又プロセ
ッサ２にはデータバス８が接続され、該データバス８に
プロセッサ２を制御するプログラムが格納される制御記
憶４とデータを格納するメモリ６が接続される。データ
バス７と８は直接接続され、プロセッサ１がメモリ６の
データを読取る時はプロセッサ２を一時停止して直接読
取っている。従ってメモリ５とメモリ６のアドレスはプ
ロセッサ１及び２により区別してアクセスし得るように
ハードウェア上で対策を行うことが必要である。即ちメ
モリ６のアドレスかメモリ５のアドレスかを区別できる
ようにメモリのアドレスを構成しておかなければ、プロ
セッサはどのメモリのデータか区別できなくなる。従っ
てプロセッサ２が停止させられたり、メモリ５と６に対
するプロセッサ１及び２のアクセスにハードウェア上の
対策を要するという欠点がある。
装置は、各プロセッサに接続されるデータバスを直接接
続するか、レジスタを仲介して接続し、主たるプロセッ
サの命令で従なるプロセッサが動作しており、主たるプ
ロセッサが従なるプロセッサの管理するメモリからデー
タを読出ず場合、従なるプロセッサの動作を一時停止さ
せ、直接データの読取りを行っている。第１図は従来の
複数のプロセッサにより制御される装置の一例を示すブ
ロック図である。プロセッサ１が主たるプロセソサとす
るとプロセッサ２は従なるプロセッサである。プロセッ
サｌにはデータバス７が接続され、該データバス７にプ
ロセッサ１を制御するプログラムが格納される制御記憶
３とデータを格納するメモリ５が接続される。又プロセ
ッサ２にはデータバス８が接続され、該データバス８に
プロセッサ２を制御するプログラムが格納される制御記
憶４とデータを格納するメモリ６が接続される。データ
バス７と８は直接接続され、プロセッサ１がメモリ６の
データを読取る時はプロセッサ２を一時停止して直接読
取っている。従ってメモリ５とメモリ６のアドレスはプ
ロセッサ１及び２により区別してアクセスし得るように
ハードウェア上で対策を行うことが必要である。即ちメ
モリ６のアドレスかメモリ５のアドレスかを区別できる
ようにメモリのアドレスを構成しておかなければ、プロ
セッサはどのメモリのデータか区別できなくなる。従っ
てプロセッサ２が停止させられたり、メモリ５と６に対
するプロセッサ１及び２のアクセスにハードウェア上の
対策を要するという欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、メモリ読出し命令を
定義し主たるプロセッサから従なるプロセッサにデータ
バス結合レジスタを介して送出することにより、従なる
プロセッサはデータバス結合レジスタを介して主プロセ
ツサより指示されたメモリの内容を順次読出して通知し
得るようにしたメモリ読出し方法を提供することにある
。
定義し主たるプロセッサから従なるプロセッサにデータ
バス結合レジスタを介して送出することにより、従なる
プロセッサはデータバス結合レジスタを介して主プロセ
ツサより指示されたメモリの内容を順次読出して通知し
得るようにしたメモリ読出し方法を提供することにある
。
（ｄ）発明の構成
本発明の構成は複数のプロセッサと、これらのプロセッ
サにデータバスを介して接続されて管理されるメモリと
、夫々のデータバス間にレジスタとを備え、複数のプロ
セッサのうちの第１のプロセッサに管理されるメモリに
格納されたデータを複数のプロセッサのうちの第２のプ
ロセッサが読出ず命令を定義し、第２のプロセッサがこ
の命令を第２のプロセッサのデータバスと第１のプロセ
ッサのデータバス間に設けられたレジスタにセ・ノドし
、第１のプロセッサがこの命令をこのレジスタより読出
して第１のプロセッサが管理するメモリよりデータを読
出しこのレジスタにセットして、第２のプロセッサがこ
のレジスタから第１のプロセッサが管理するメモリに格
納されたデータを読出ずようにしたものである。
サにデータバスを介して接続されて管理されるメモリと
、夫々のデータバス間にレジスタとを備え、複数のプロ
セッサのうちの第１のプロセッサに管理されるメモリに
格納されたデータを複数のプロセッサのうちの第２のプ
ロセッサが読出ず命令を定義し、第２のプロセッサがこ
の命令を第２のプロセッサのデータバスと第１のプロセ
ッサのデータバス間に設けられたレジスタにセ・ノドし
、第１のプロセッサがこの命令をこのレジスタより読出
して第１のプロセッサが管理するメモリよりデータを読
出しこのレジスタにセットして、第２のプロセッサがこ
のレジスタから第１のプロセッサが管理するメモリに格
納されたデータを読出ずようにしたものである。
（ｅ）発明の実施例
第２図は本発明の一実施例を示す装置のブロック図であ
る。主たるプロセッサ１はデータバス７を経て接続され
る制御記憶３のプログラムの指示により、従なるプロセ
ッサ２の管理するメモリ６のデータを読取るため、予め
定義されたメモリ読出し命令をデータバス７を経てレジ
スタ９にセントし、続いてメモリ６の読出し開始アドレ
スをセントする。プロセッサ２はデータバス８を経て接
続される制御記憶４に格納されているプログラムの指示
により、データバス８を経てレジスタ９のメモリ読出し
命令を読出して解析すると、続く読出し開始アドレスを
認識し、メモリ６から指示された読出し開始アドレスに
基づきデータを読出す。
る。主たるプロセッサ１はデータバス７を経て接続され
る制御記憶３のプログラムの指示により、従なるプロセ
ッサ２の管理するメモリ６のデータを読取るため、予め
定義されたメモリ読出し命令をデータバス７を経てレジ
スタ９にセントし、続いてメモリ６の読出し開始アドレ
スをセントする。プロセッサ２はデータバス８を経て接
続される制御記憶４に格納されているプログラムの指示
により、データバス８を経てレジスタ９のメモリ読出し
命令を読出して解析すると、続く読出し開始アドレスを
認識し、メモリ６から指示された読出し開始アドレスに
基づきデータを読出す。
メモリ６から読出された前記データはデータバス８を経
てレジスタ１０にセントされ、プロセッサ１はレジスタ
１０にセットされたデータを読取りデータバス７を経て
メモリ５に格納し、必要に応じて処理する。上記の如く
動作するためプロセッサ１はメモリ６の内容を自由に読
取ることが出来る。
てレジスタ１０にセントされ、プロセッサ１はレジスタ
１０にセットされたデータを読取りデータバス７を経て
メモリ５に格納し、必要に応じて処理する。上記の如く
動作するためプロセッサ１はメモリ６の内容を自由に読
取ることが出来る。
第３図は第２図の動作を説明するタイムチャートである
。プロセッサ１からレジスタ９にメモリ読出し命令ａが
セットされ、続いてメモリ６の読出し開始アドレスが例
えば２バイトセットされる。
。プロセッサ１からレジスタ９にメモリ読出し命令ａが
セットされ、続いてメモリ６の読出し開始アドレスが例
えば２バイトセットされる。
即ち１バイトづつｂ及びＣで示ず如くセットされる。レ
ジスタ９にセントされた前記各データａ、ｂ及びＣは該
データの保障を示ずストローブ信号によりプロセッサ２
側に読出される。プロセッサ２はレジスタ９のデータを
読取る毎にレジスタＩＯにデータ転送可能を示すＭＲ倍
信号送出する。
ジスタ９にセントされた前記各データａ、ｂ及びＣは該
データの保障を示ずストローブ信号によりプロセッサ２
側に読出される。プロセッサ２はレジスタ９のデータを
読取る毎にレジスタＩＯにデータ転送可能を示すＭＲ倍
信号送出する。
アドレスＣがプロセッサ２に読取られた後メモリ６より
データを読出す為通常より遅れてＭＲ倍信号送出され、
メモリ６から読出されたデータがレジスタＩＯに格納さ
れる。レジスタ９から続出されたａ及びｂに対するＭＲ
倍信号レジスタ１０に書込むデータが存在しない為、無
視される。本実施例は一回のメモリ読出し命令でデータ
がレジスタ１０に一回格納される場合を示すが、メモリ
６の読出し開始アドレスに続いて連続したアドレスでデ
ータを読出ず場合は連続してレジスタ１０にデータをセ
ットすることも可能である。
データを読出す為通常より遅れてＭＲ倍信号送出され、
メモリ６から読出されたデータがレジスタＩＯに格納さ
れる。レジスタ９から続出されたａ及びｂに対するＭＲ
倍信号レジスタ１０に書込むデータが存在しない為、無
視される。本実施例は一回のメモリ読出し命令でデータ
がレジスタ１０に一回格納される場合を示すが、メモリ
６の読出し開始アドレスに続いて連続したアドレスでデ
ータを読出ず場合は連続してレジスタ１０にデータをセ
ットすることも可能である。
以上の説明ではプロセッサが２つの場合について説明し
たが、３つ以上のプロセッサを備えた場合でも同様の構
成で実現できる。
たが、３つ以上のプロセッサを備えた場合でも同様の構
成で実現できる。
（ｆ）発明の詳細
な説明した如く、本発明は全く独立して動作している複
数のプロセッサにおいて、データバス間に介在するレジ
スタを介して、メモリ読出し命令を定義して送受するこ
とにより、第１のプロセッサの管理するメモリから自由
に第１のプロセッサとは別のプロセッサがデータを読取
ることが出来る。
数のプロセッサにおいて、データバス間に介在するレジ
スタを介して、メモリ読出し命令を定義して送受するこ
とにより、第１のプロセッサの管理するメモリから自由
に第１のプロセッサとは別のプロセッサがデータを読取
ることが出来る。
第１図は従来の複数のプロセッサにより制御される装置
の一例を示すブロック図、第２図しよ本発明の一実施例
を示す装置のプロ・ツク図、第３図番よ第２図の動作を
説明するタイムチャートである。 １．２はプロセッサ、３．４番よ制御記１意、５゜６は
メモリ、９，１０はレジスタである。
の一例を示すブロック図、第２図しよ本発明の一実施例
を示す装置のプロ・ツク図、第３図番よ第２図の動作を
説明するタイムチャートである。 １．２はプロセッサ、３．４番よ制御記１意、５゜６は
メモリ、９，１０はレジスタである。
Claims (1)
- 複数のプロセッサと、これらのプロセッサにデータバス
を介して接続されて管理されるメモリと、夫々のデータ
バス間にレジスタとを備え、複数のプロセッサのうちの
第１のプロセッサに管理されるメモリに格納されたデー
タを複数のプロセッサのうちの第２のプロセッサが読出
す命令を定義し、第２のプロセッサがこの命令を第２の
プロセッサのデータバスと第１のプロセッサのデータバ
ス間に設けられたレジスタにセントし、第１のプロセッ
サがこの命令をこのレジスタより読出して第１のプロセ
ンサが管理するメモリよりデータを読出しこのレジスタ
にセントして、第２のプロセッサがこのレジスタから第
１のプロセッサが管理するメモリに格納されたデータを
読出すことを特徴とするメモリ読出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145517A JPS6037062A (ja) | 1983-08-09 | 1983-08-09 | メモリ読出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145517A JPS6037062A (ja) | 1983-08-09 | 1983-08-09 | メモリ読出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037062A true JPS6037062A (ja) | 1985-02-26 |
Family
ID=15387059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145517A Pending JPS6037062A (ja) | 1983-08-09 | 1983-08-09 | メモリ読出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022307A1 (fr) * | 1997-10-27 | 1999-05-06 | Mitsubishi Denki Kabushiki Kaisha | Interface de donnees et systeme de communication haute vitesse utilisant cette interface |
-
1983
- 1983-08-09 JP JP58145517A patent/JPS6037062A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022307A1 (fr) * | 1997-10-27 | 1999-05-06 | Mitsubishi Denki Kabushiki Kaisha | Interface de donnees et systeme de communication haute vitesse utilisant cette interface |
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