JPS59106060A - デ−タロギング方式 - Google Patents
デ−タロギング方式Info
- Publication number
- JPS59106060A JPS59106060A JP57216472A JP21647282A JPS59106060A JP S59106060 A JPS59106060 A JP S59106060A JP 57216472 A JP57216472 A JP 57216472A JP 21647282 A JP21647282 A JP 21647282A JP S59106060 A JPS59106060 A JP S59106060A
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- direct memory
- access control
- data
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
印 発明の技術分野
本発明は、内部バス上に、プロセッサ、メモリ、直接メ
モリアクセス制御部、各積レジスタ類等が接続される構
成を有するデータ処理装置におけるデータロギング方式
に関する。
モリアクセス制御部、各積レジスタ類等が接続される構
成を有するデータ処理装置におけるデータロギング方式
に関する。
（ロ）従来技術と問題点
従来、エラー発生時にデータロギングを行なう場合、ま
ずプロセッサにエラー発生が通知され、しかる後、プロ
セッサがプログラム制御にょシ必要な個所のデータロギ
ングを行なうようにしていた。この方式によると、ソフ
トウェアのオーバヘッドが大となるとともにリトライ動
作を実行するまでかなシの時間を要し、リカバリ時間が
大となるという問題点があった。
ずプロセッサにエラー発生が通知され、しかる後、プロ
セッサがプログラム制御にょシ必要な個所のデータロギ
ングを行なうようにしていた。この方式によると、ソフ
トウェアのオーバヘッドが大となるとともにリトライ動
作を実行するまでかなシの時間を要し、リカバリ時間が
大となるという問題点があった。
（ハ）発明の目的
本発明は上記問題点を解決し、ニジ−発生時のエラー要
因に関連する部分のデータロギングを効率よく行なえる
ようにすることを目的としている。
因に関連する部分のデータロギングを効率よく行なえる
ようにすることを目的としている。
に）発明の構成
上記目的を達成するために本発明は、内部バス上に、プ
ロセッサからのプログラムによるアクセスが可能な直接
メモリアクセス制御部を具備し、直接メモリアクセス機
能を有するデータ処理装置において、処理中の異常要因
を検出し保持する手段と、上記異常発生時にプロセッサ
からの内部バス制御を無効とする手段と、上記異常要因
の種類によｐ内部バスに接続されたロギングすべきレジ
スタ等のアドレス情報を選択して上記直接メモリアクセ
ス制御部へ送出する手段と、上記アドレス情報の送出後
に上記直接メモリアクセス制御部に対し直接メモリアク
セス要求を発生させる手段とを有し、上記異常要因の種
類に対応した各種レジスタ等の情報を上記直接メモリア
クセス制御部の制御により、内部バス経由でメモリ上へ
格納するよう構成したことを特徴とする。
ロセッサからのプログラムによるアクセスが可能な直接
メモリアクセス制御部を具備し、直接メモリアクセス機
能を有するデータ処理装置において、処理中の異常要因
を検出し保持する手段と、上記異常発生時にプロセッサ
からの内部バス制御を無効とする手段と、上記異常要因
の種類によｐ内部バスに接続されたロギングすべきレジ
スタ等のアドレス情報を選択して上記直接メモリアクセ
ス制御部へ送出する手段と、上記アドレス情報の送出後
に上記直接メモリアクセス制御部に対し直接メモリアク
セス要求を発生させる手段とを有し、上記異常要因の種
類に対応した各種レジスタ等の情報を上記直接メモリア
クセス制御部の制御により、内部バス経由でメモリ上へ
格納するよう構成したことを特徴とする。
（へ）発明の実施例
第１図は、本発明による実施例のデータ処理装置のブロ
ック図でちゃ、図中、ＭＰＵはマイクロプロセッサ、Ｂ
ＵＳＣはバス制御部、ＥＲＲＥＧＦｉエラー発生時の要
因保持用レジスタ、ＲＥＧｉ〜ＲＥＧ３は機能ブロック
毎に分割されたレジスタ群、ＷＲＣｕ本発明の中心部を
なすエラー発生時のＤＭＡＣの制御部、ＤＭＡＣは直接
（ダイレクト）メそリアクセス制御部、ＭＥＭはメモリ
である。
ック図でちゃ、図中、ＭＰＵはマイクロプロセッサ、Ｂ
ＵＳＣはバス制御部、ＥＲＲＥＧＦｉエラー発生時の要
因保持用レジスタ、ＲＥＧｉ〜ＲＥＧ３は機能ブロック
毎に分割されたレジスタ群、ＷＲＣｕ本発明の中心部を
なすエラー発生時のＤＭＡＣの制御部、ＤＭＡＣは直接
（ダイレクト）メそリアクセス制御部、ＭＥＭはメモリ
である。
以下、第１図により、動作の概略を説明する。
ＭＰＵはＭＥＭに格納、されている命令を解読１々の命
令を実行する。各ブロックのレジスタ群ＲＥＧＩ〜ＲＥ
Ｇ３等はＭＰＵからの指示に従い各々動作を行い、この
動作において直接メモリアクセス（ＤＭＡ）が必要とな
った場合はＤＭＡＣに対しＤＭＡ転送要求（ＤＲＱ）を
発生し、直接メモリアクセス（ＤＭＡ）を実行する。こ
のため、ＤＭＡＣＫは予め転送先頭アドレス、被転送先
頭アドレス、転送バイト数等をイニシャライズしておく
必要がある。また、各ブロックのレジスタ類はすべでＭ
ＰＵから制御可能なアドレスを割シ当てておく。
令を実行する。各ブロックのレジスタ群ＲＥＧＩ〜ＲＥ
Ｇ３等はＭＰＵからの指示に従い各々動作を行い、この
動作において直接メモリアクセス（ＤＭＡ）が必要とな
った場合はＤＭＡＣに対しＤＭＡ転送要求（ＤＲＱ）を
発生し、直接メモリアクセス（ＤＭＡ）を実行する。こ
のため、ＤＭＡＣＫは予め転送先頭アドレス、被転送先
頭アドレス、転送バイト数等をイニシャライズしておく
必要がある。また、各ブロックのレジスタ類はすべでＭ
ＰＵから制御可能なアドレスを割シ当てておく。
この時、各ブロック毎に連続したアドレスを割り尚てて
おけば、各ブロックに対応した先頭アドレスだけ与えれ
ば、−回のＤＭＡ１ｋ求で当該ブロック内のすべての情
報を読み出す事ができる。本発明では、あるブロックで
何らかのエラーが発生した際、データを全てロギングす
るのではなく、例えばＲＥＧｌで発生したエラーならば
、ＲＥＧｌ内のデータだけをロギングしようとするもの
である。
おけば、各ブロックに対応した先頭アドレスだけ与えれ
ば、−回のＤＭＡ１ｋ求で当該ブロック内のすべての情
報を読み出す事ができる。本発明では、あるブロックで
何らかのエラーが発生した際、データを全てロギングす
るのではなく、例えばＲＥＧｌで発生したエラーならば
、ＲＥＧｌ内のデータだけをロギングしようとするもの
である。
第２図は、第１図に示すＤＭＡＣ制御部ＷＢＣの詳細ブ
ロック図であり、図中、ＤＲＩ〜ＤＲｆｌけ各エラー発
生時に対応したロギング先頭アドレス格納用レジスタ、
ＥＮＣはエンコーダ、ＭＰＸは選択回路、ＡＤＲｄＤＭ
ＡＣ内の先頭アドレス格納用レジスタ指示用レジスタ、
ＳＱＣはＤＭＡＣへの書込み指示信号（ＷＲ）及びＤＭ
Ａ要求信号（ＤＲＱ）作成のためのシーケンス制御回路
、ＢＣは内部バスへのドライバー、ＥＲＲはエラー発生
通知信号、ＥＲＩ 〜ＥＲｎは第１図図示ＥＲＲＥＧか
らのエラ一種別信号でおる。
ロック図であり、図中、ＤＲＩ〜ＤＲｆｌけ各エラー発
生時に対応したロギング先頭アドレス格納用レジスタ、
ＥＮＣはエンコーダ、ＭＰＸは選択回路、ＡＤＲｄＤＭ
ＡＣ内の先頭アドレス格納用レジスタ指示用レジスタ、
ＳＱＣはＤＭＡＣへの書込み指示信号（ＷＲ）及びＤＭ
Ａ要求信号（ＤＲＱ）作成のためのシーケンス制御回路
、ＢＣは内部バスへのドライバー、ＥＲＲはエラー発生
通知信号、ＥＲＩ 〜ＥＲｎは第１図図示ＥＲＲＥＧか
らのエラ一種別信号でおる。
動作は以下の通りである。
ＤＲＩ〜ＤＲＨには、各エラー要因に対応レロギングデ
ータ収集のための先頭アドレスをＭＰＵにより予め格納
しておく。そして何らかのエラーが発生すると第１図の
ＢＵＳＣにより、ＭＰＵからのバス制御信号（データ（
ＤＢ）、アドレス（ＡＢ）、書込み指示信号（ＷＲ））
等を無効とすると同時忙、エラー要因により選択された
ＤＲＩ〜ＤＲｎの坏ずれかをデータとして、ＡＤＨの内
容をアドレスとしてバス上に送出すると共に、その後Ｓ
ＱＣがらのタイミングによ！７ＷＲを送出する。以上に
ょ夛ＤＭＡＣへのデータ書込みが終了すると、ＳＱＣか
らのタイミングによｌ、ＤＭＡＣに対するＤＲＱをオン
にする事によりＤＭＡＣを起動する。以後は通常のＤＭ
Ａ動作により、必ｐ、ｕ ７＞情報だけをＭＥＮのロギ
ング領域へ格納するものである。なお、ロギング領域の
先頭アドレスをＤＭＡＣへ裾”込む手書込む方法と全く
同様の方法で実現することができる。
ータ収集のための先頭アドレスをＭＰＵにより予め格納
しておく。そして何らかのエラーが発生すると第１図の
ＢＵＳＣにより、ＭＰＵからのバス制御信号（データ（
ＤＢ）、アドレス（ＡＢ）、書込み指示信号（ＷＲ））
等を無効とすると同時忙、エラー要因により選択された
ＤＲＩ〜ＤＲｎの坏ずれかをデータとして、ＡＤＨの内
容をアドレスとしてバス上に送出すると共に、その後Ｓ
ＱＣがらのタイミングによ！７ＷＲを送出する。以上に
ょ夛ＤＭＡＣへのデータ書込みが終了すると、ＳＱＣか
らのタイミングによｌ、ＤＭＡＣに対するＤＲＱをオン
にする事によりＤＭＡＣを起動する。以後は通常のＤＭ
Ａ動作により、必ｐ、ｕ ７＞情報だけをＭＥＮのロギ
ング領域へ格納するものである。なお、ロギング領域の
先頭アドレスをＤＭＡＣへ裾”込む手書込む方法と全く
同様の方法で実現することができる。
（ホ）発明の効果
本発明によれは、工２−発生時に直接メモリアクセス制
御部（ＤＭＡＣ）が自動的にデークロギングを行なうの
で、ソフトウェアのオーバヘッドが少なくなりプロセッ
サは直ちにリトライ動作を行なうことが可能となり、デ
ータ処理装置の性能を向上さぜることかできる。
御部（ＤＭＡＣ）が自動的にデークロギングを行なうの
で、ソフトウェアのオーバヘッドが少なくなりプロセッ
サは直ちにリトライ動作を行なうことが可能となり、デ
ータ処理装置の性能を向上さぜることかできる。
第１図は本発明による実施例のデータ処理装置のブロッ
ク図、第２図はＤ ＭＡ Ｃ制御部ＷＲＣの詳細フ：ロ
ック図である。 第１図において、ＭＰＵはπイクロプロセッサ、ＢＵＳ
ＣＨバス制御部、Ｅ ＲＲＥ Ｇ ＩＩ−、Ｌ−１１シ
一発生時の製置保持用レジスタ、ＲＥＧＩ−ＲＥＧ３は
レジスタ群、ＷＰ、、：ＣＷＤＭＡＣ制御部、ＤＭＡＣ
１ｄ直接メモリアクセス制御部、Ｍ、ＥＩＶｆｉメモリ
である。
ク図、第２図はＤ ＭＡ Ｃ制御部ＷＲＣの詳細フ：ロ
ック図である。 第１図において、ＭＰＵはπイクロプロセッサ、ＢＵＳ
ＣＨバス制御部、Ｅ ＲＲＥ Ｇ ＩＩ−、Ｌ−１１シ
一発生時の製置保持用レジスタ、ＲＥＧＩ−ＲＥＧ３は
レジスタ群、ＷＰ、、：ＣＷＤＭＡＣ制御部、ＤＭＡＣ
１ｄ直接メモリアクセス制御部、Ｍ、ＥＩＶｆｉメモリ
である。
Claims (1)
- 内部バス上に、プロセッサからのプログラムによるアク
セスが可能な直接メモリアクセス制御部を具備し、直接
メモリアクセス機能を有するデータ処理装置において、
処理中の異常硬固を検出し保持する手段と、上記異常発
生時にプロセッサからの内部バス制御を無効とする手段
と、上記異常要因の種類により内部バスに接続されたロ
ギングすべきレジスタ等のアドレス情報を選択して上記
直接メモリアクセス制御部へ送出する手段と、上記アド
レス情報の送出後に上記直接メモリアクセス制御部に対
し直接メモリアクセス請求を発生させる手段とを有し、
上記異常妥因の種類に対応した各種レジスタ等の情報を
上記直接メモリアクセス制御部の制御によシ、内部バス
経由でメモリ上へ格納するよう構成したことを特徴とす
るデータロギング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216472A JPS59106060A (ja) | 1982-12-10 | 1982-12-10 | デ−タロギング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216472A JPS59106060A (ja) | 1982-12-10 | 1982-12-10 | デ−タロギング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106060A true JPS59106060A (ja) | 1984-06-19 |
Family
ID=16688982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216472A Pending JPS59106060A (ja) | 1982-12-10 | 1982-12-10 | デ−タロギング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239242A (ja) * | 1986-04-10 | 1987-10-20 | Nec Corp | デバツク装置 |
| JPS62256052A (ja) * | 1986-04-28 | 1987-11-07 | Nec Corp | 障害時の情報収集方式 |
-
1982
- 1982-12-10 JP JP57216472A patent/JPS59106060A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239242A (ja) * | 1986-04-10 | 1987-10-20 | Nec Corp | デバツク装置 |
| JPS62256052A (ja) * | 1986-04-28 | 1987-11-07 | Nec Corp | 障害時の情報収集方式 |
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