JPH05257831A - 入出力処理装置 - Google Patents
入出力処理装置Info
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- JPH05257831A JPH05257831A JP4054557A JP5455792A JPH05257831A JP H05257831 A JPH05257831 A JP H05257831A JP 4054557 A JP4054557 A JP 4054557A JP 5455792 A JP5455792 A JP 5455792A JP H05257831 A JPH05257831 A JP H05257831A
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Abstract
(57)【要約】
【目的】複数のＩ／Ｏアダプタ装置を単一バスで制御す
る入出力処理装置において、バスのトレース情報を各装
置毎に記録する。 【構成】入出力処理装置２にＩ／Ｏバス１の使用権を制
御するバスリクエスト回路ａ６ａと、バスの動作を制御
するバス制御回路７と、各装置毎のトレースカウント値
を保持し、バスリクエスト回路ａ６ａが送出する装置番
号でその内１つを選択出力し、バス制御回路７の指示に
従い、更新するカウンタ回路８と、装置番号を上位アド
レスとし、カウンタ回路８の出力を下位アドレスとして
バス制御回路７の指示に従い、Ｉ／Ｏバス１の情報を記
録するトレースメモリ９より構成され、Ｉ／Ｏバス１の
トレース情報をＩ／Ｏバスに接続されている装置毎に記
録する。 【効果】同時に動作している複数のＩ／Ｏアダプタ装置
の内、一装置が故障し、バス動作を停止しても、そのト
レース情報が他の装置のトレース情報でぬりかえられ
ず、記憶が残っているので、障害解析が容易になる。
る入出力処理装置において、バスのトレース情報を各装
置毎に記録する。 【構成】入出力処理装置２にＩ／Ｏバス１の使用権を制
御するバスリクエスト回路ａ６ａと、バスの動作を制御
するバス制御回路７と、各装置毎のトレースカウント値
を保持し、バスリクエスト回路ａ６ａが送出する装置番
号でその内１つを選択出力し、バス制御回路７の指示に
従い、更新するカウンタ回路８と、装置番号を上位アド
レスとし、カウンタ回路８の出力を下位アドレスとして
バス制御回路７の指示に従い、Ｉ／Ｏバス１の情報を記
録するトレースメモリ９より構成され、Ｉ／Ｏバス１の
トレース情報をＩ／Ｏバスに接続されている装置毎に記
録する。 【効果】同時に動作している複数のＩ／Ｏアダプタ装置
の内、一装置が故障し、バス動作を停止しても、そのト
レース情報が他の装置のトレース情報でぬりかえられ
ず、記憶が残っているので、障害解析が容易になる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの入出力
処理装置に関し、特にＩ／Ｏバスに複数接続された構成
をとる入出力処理装置のトレーサに関する。
処理装置に関し、特にＩ／Ｏバスに複数接続された構成
をとる入出力処理装置のトレーサに関する。
【０００２】
【従来の技術】従来のＩ／Ｏバスに複数接続された構成
をとる入出力処理装置のように、バス構成をとる装置で
は、障害情報の一収集手段としてバストレーサ回路を持
つことが多い。
をとる入出力処理装置のように、バス構成をとる装置で
は、障害情報の一収集手段としてバストレーサ回路を持
つことが多い。
【０００３】そして、従来のバストレーサ回路は、トレ
ース情報を記録するトレーサメモリと、トレーサメモリ
のアドレスを指定するカウンタを１つ備え、バスが動作
中止時、バス上の情報をトレーサメモリに記録して行く
ようになっている。
ース情報を記録するトレーサメモリと、トレーサメモリ
のアドレスを指定するカウンタを１つ備え、バスが動作
中止時、バス上の情報をトレーサメモリに記録して行く
ようになっている。
【０００４】トレース情報の停止条件としては、バス上
のＨＷエラー（例えば、バスのデータのパリティやタイ
ムアウト）が一般的で、これはＨＷエラーにて停止した
トレース情報を採取、解析することで、バス上の障害装
置が割出せるという利点がある。
のＨＷエラー（例えば、バスのデータのパリティやタイ
ムアウト）が一般的で、これはＨＷエラーにて停止した
トレース情報を採取、解析することで、バス上の障害装
置が割出せるという利点がある。
【０００５】
【発明が解決しようとする課題】上述した従来の入出力
処理装置のトレーサは、バス情報を順次採取し、バス上
のＨＷエラーでしか停止しないため、バス上のプロトコ
ルの異常を見つけるには、不都合である。特に多数のＩ
／Ｏアダプタ装置がＩ／Ｏバスに接続され、入出力処理
装置の制御のもと、同時にいくつもの入出力動作が動い
ている場合、プロトコル異常でＩ／Ｏアダプタ装置が停
止しても、他に動いているＩ／Ｏアダプタ装置の入出力
動作によってトレース内容が更新され、停止したＩ／Ｏ
アダプタ装置のバス上のやり取りが何も残っていないの
で、障害解析に長時間を要するという欠点がある。
処理装置のトレーサは、バス情報を順次採取し、バス上
のＨＷエラーでしか停止しないため、バス上のプロトコ
ルの異常を見つけるには、不都合である。特に多数のＩ
／Ｏアダプタ装置がＩ／Ｏバスに接続され、入出力処理
装置の制御のもと、同時にいくつもの入出力動作が動い
ている場合、プロトコル異常でＩ／Ｏアダプタ装置が停
止しても、他に動いているＩ／Ｏアダプタ装置の入出力
動作によってトレース内容が更新され、停止したＩ／Ｏ
アダプタ装置のバス上のやり取りが何も残っていないの
で、障害解析に長時間を要するという欠点がある。
【０００６】本発明の目的は、上記の欠点を解消し、入
出力処理装置２にＩ／Ｏバス１の使用権を制御するバス
リクエスト回路ａ６ａと、バスの動作を制御するバス制
御回路７と、各装置毎のトレースカウント値を保持し、
バスリクエスト回路ａ６ａが送出する装置番号でその内
１つを選択出力し、バス制御回路７の指示に従い、更新
するカウンタ回路８と、装置番号を上位アドレスとし、
カウンタ回路８の出力を下位アドレスとしてバス制御回
路７の指示に従い、Ｉ／Ｏバス１の情報を記録するトレ
ースメモリ９より構成され、Ｉ／Ｏバス１のトレース情
報をＩ／Ｏバスに接続されている装置毎に記録すること
により、同時に動作している複数のＩ／Ｏアダプタ装置
１０，１１，１ｎの内、一装置が故障し、バス動作を停
止しても、そのトレース情報が他のＩ／Ｏアダプタ装置
１０，１１，１ｎのトレース情報でぬりかえられず、記
憶が残っているので、障害解析が容易になり、また、バ
スリクエスト回路ｂ６ｂを使用し、Ｉ／Ｏアダプタ装置
１０，１１，１ｎと入出力処理装置２のバス上のやりと
りを記録するようにすることにより、バス上のタイアロ
グ的障害が発生した場合でも制御シーケンスが容易にわ
かり、効率的な障害解析が可能となる入出力処理装置を
提供することにある。
出力処理装置２にＩ／Ｏバス１の使用権を制御するバス
リクエスト回路ａ６ａと、バスの動作を制御するバス制
御回路７と、各装置毎のトレースカウント値を保持し、
バスリクエスト回路ａ６ａが送出する装置番号でその内
１つを選択出力し、バス制御回路７の指示に従い、更新
するカウンタ回路８と、装置番号を上位アドレスとし、
カウンタ回路８の出力を下位アドレスとしてバス制御回
路７の指示に従い、Ｉ／Ｏバス１の情報を記録するトレ
ースメモリ９より構成され、Ｉ／Ｏバス１のトレース情
報をＩ／Ｏバスに接続されている装置毎に記録すること
により、同時に動作している複数のＩ／Ｏアダプタ装置
１０，１１，１ｎの内、一装置が故障し、バス動作を停
止しても、そのトレース情報が他のＩ／Ｏアダプタ装置
１０，１１，１ｎのトレース情報でぬりかえられず、記
憶が残っているので、障害解析が容易になり、また、バ
スリクエスト回路ｂ６ｂを使用し、Ｉ／Ｏアダプタ装置
１０，１１，１ｎと入出力処理装置２のバス上のやりと
りを記録するようにすることにより、バス上のタイアロ
グ的障害が発生した場合でも制御シーケンスが容易にわ
かり、効率的な障害解析が可能となる入出力処理装置を
提供することにある。
【０００７】
【課題を解決するための手段】本第一の発明の入出力処
理装置は、Ｉ／Ｏデバイスを制御するＩ／Ｏアダプタ装
置を複数接続するＩ／Ｏバスを有し、マイクロプログラ
ムを実行するプロセッサによって入出力動作を規定する
チャネルプログラムを基に前記Ｉ／Ｏアダプタ装置と主
記憶装置との入出力動作の管理と実行とを行う入出力処
理装置において、Ｉ／Ｏバスに接続されているＩ／Ｏア
ダプタ装置及び入出力処理装置にはそれぞれユニークな
装置番号が付与されており、各装置からＩ／Ｏバス要求
信号を受信し、予め定められた優先順位に従って使用許
可信号と装置番号とを選択出力するバスリクエスト回路
と、Ｉ／Ｏバスの動作シーケンスを制御し、Ｉ／Ｏバス
の有効サイクルを指示するバス制御回路と、各装置毎の
トレースカウント値を保持し、バスリクエスト回路から
の装置番号でその内１つを選択出力するとともにバス制
御回路の指示により選択したトレースカウント値を更新
するカウンタ回路と、装置番号とカウンタ回路の出力と
をアドレスとし、バス制御回路の指示により、Ｉ／Ｏバ
ス上の信号情報を書き込むトレースメモリとを備えてい
る。
理装置は、Ｉ／Ｏデバイスを制御するＩ／Ｏアダプタ装
置を複数接続するＩ／Ｏバスを有し、マイクロプログラ
ムを実行するプロセッサによって入出力動作を規定する
チャネルプログラムを基に前記Ｉ／Ｏアダプタ装置と主
記憶装置との入出力動作の管理と実行とを行う入出力処
理装置において、Ｉ／Ｏバスに接続されているＩ／Ｏア
ダプタ装置及び入出力処理装置にはそれぞれユニークな
装置番号が付与されており、各装置からＩ／Ｏバス要求
信号を受信し、予め定められた優先順位に従って使用許
可信号と装置番号とを選択出力するバスリクエスト回路
と、Ｉ／Ｏバスの動作シーケンスを制御し、Ｉ／Ｏバス
の有効サイクルを指示するバス制御回路と、各装置毎の
トレースカウント値を保持し、バスリクエスト回路から
の装置番号でその内１つを選択出力するとともにバス制
御回路の指示により選択したトレースカウント値を更新
するカウンタ回路と、装置番号とカウンタ回路の出力と
をアドレスとし、バス制御回路の指示により、Ｉ／Ｏバ
ス上の信号情報を書き込むトレースメモリとを備えてい
る。
【０００８】本第二の発明の入出力処理装置は、第一の
入出力処理装置において、プロセッサが送出する入出力
動作処理中のＩ／Ｏアダプタ装置の装置番号とバスリク
エスト回路からの装置番号とを入力し、うち一方をリク
エスト回路の指示により出力する切替え回路を有し、ト
レーサメモリは切替え回路の出力とカウンタ回路の出力
値によって書込みアドレスが指定されている。
入出力処理装置において、プロセッサが送出する入出力
動作処理中のＩ／Ｏアダプタ装置の装置番号とバスリク
エスト回路からの装置番号とを入力し、うち一方をリク
エスト回路の指示により出力する切替え回路を有し、ト
レーサメモリは切替え回路の出力とカウンタ回路の出力
値によって書込みアドレスが指定されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本第一の発明の一実施例の入出力処
理装置のブロック図である。
理装置のブロック図である。
【００１１】図１において、Ｉ／Ｏバス１には、入出力
処理装置２とｎ台（ｎ≧２の整数）のＩ／Ｏアダプタ装
置１０〜１ｎが接続されており、入出力処理装置２とＩ
／Ｏアダプタ装置間の制御情報や転送データの転送路と
して働く。
処理装置２とｎ台（ｎ≧２の整数）のＩ／Ｏアダプタ装
置１０〜１ｎが接続されており、入出力処理装置２とＩ
／Ｏアダプタ装置間の制御情報や転送データの転送路と
して働く。
【００１２】入出力処理装置２は、主記憶中（図示せ
ず）にある入出力動作を規定するチャネルプログラムに
基づき、入出力動作を管理／実行する装置で入出力動作
のマイクロプログラムを実行するプロセッサａ３ａと、
主記憶インタフェース回路４と、データバッファ５と、
バスリクエスト回路ａ６ａと、バス制御回路７と、カウ
ンタ回路８と、トレーサメモリ９とから構成される。
ず）にある入出力動作を規定するチャネルプログラムに
基づき、入出力動作を管理／実行する装置で入出力動作
のマイクロプログラムを実行するプロセッサａ３ａと、
主記憶インタフェース回路４と、データバッファ５と、
バスリクエスト回路ａ６ａと、バス制御回路７と、カウ
ンタ回路８と、トレーサメモリ９とから構成される。
【００１３】Ｉ／Ｏアダプタ装置１０，１１，１ｎは、
配下にＩ／Ｏデバイス（図示せず）を接続し、入出力処
理装置２の管理のもと、Ｉ／Ｏデバイスの制御を行う。
配下にＩ／Ｏデバイス（図示せず）を接続し、入出力処
理装置２の管理のもと、Ｉ／Ｏデバイスの制御を行う。
【００１４】Ｉ／Ｏバスを使用する入出力処理装置２及
びＩ／Ｏアダプタ装置１０，１１，１ｎにはバス使用装
置判別のため、ユニークな装置番号が予め付加されてい
る。
びＩ／Ｏアダプタ装置１０，１１，１ｎにはバス使用装
置判別のため、ユニークな装置番号が予め付加されてい
る。
【００１５】次に、入出力処理装置２の構成要素を詳細
に説明する。
に説明する。
【００１６】プロセッサａ３ａは、複数階層のマイクロ
プログラムを実行し、複数のＩ／Ｏアダプタ装置の入出
力動作を同時に実行制御して行く。主記憶インタフェー
ス回路４は、プロセッサａ３ａによる主記憶アクセスの
制御や、Ｉ／Ｏアダプタ装置のＤＭＡ転送の主記憶アク
セスを制御する。データバッファ５は、主記憶インタフ
ェスとＩ／Ｏバスの転送速度差を吸収する緩衝バッファ
である。バスリクエスト回路ａ６ａは、プロセッサａ３
ａからのバス使用要求を指示するバスリクエスト信号３
１や各Ｉ／Ｏアダプタ装置からのバスリクエスト信号１
０１，１１１，１ｎ１を入力し、予め定められた優先順
位に従い、バス使用権獲得を指示するアクセプト信号３
２，１０２，１１２，１ｎ２の内１つを選択し、活性化
するとともに、アクセプト送出装置の装置番号を信号線
６１に送出する。バス制御回路７は、アクセプト信号３
２がドライブさせると、入出力処理装置２が使用権を獲
得したと判断し、リクエスタとしてバス動作を開始す
る。Ｉ／Ｏアダプタ装置がバス動作を起動した場合、リ
プライアとしてバス動作を制御する。また、バス使用期
間中、バスの有効サイクルを示す信号７１を活性化す
る。カウンタ回路８は、各装置対応にトレース値を保持
する８ｂｉｔ幅のレジスタファイル８１と加算器８２か
ら構成される。レジスタファイル８１は信号線６１によ
って読出し及び書込みアドレスが指定される。加算器８
２は、レジスタファイル８１の出力を入力し、＋１加算
し、レジスタファイル８１へ出力する。トレースメモリ
９は、信号線６１が示す装置番号を上位アドレスとし、
カウンタ回路８内のレジスタファイル８１の出力値を下
位アドレスとし、Ｉ／Ｏバス２上の信号を入力し、信号
線７１が活性時指定されたアドレスに入力データを書込
む。
プログラムを実行し、複数のＩ／Ｏアダプタ装置の入出
力動作を同時に実行制御して行く。主記憶インタフェー
ス回路４は、プロセッサａ３ａによる主記憶アクセスの
制御や、Ｉ／Ｏアダプタ装置のＤＭＡ転送の主記憶アク
セスを制御する。データバッファ５は、主記憶インタフ
ェスとＩ／Ｏバスの転送速度差を吸収する緩衝バッファ
である。バスリクエスト回路ａ６ａは、プロセッサａ３
ａからのバス使用要求を指示するバスリクエスト信号３
１や各Ｉ／Ｏアダプタ装置からのバスリクエスト信号１
０１，１１１，１ｎ１を入力し、予め定められた優先順
位に従い、バス使用権獲得を指示するアクセプト信号３
２，１０２，１１２，１ｎ２の内１つを選択し、活性化
するとともに、アクセプト送出装置の装置番号を信号線
６１に送出する。バス制御回路７は、アクセプト信号３
２がドライブさせると、入出力処理装置２が使用権を獲
得したと判断し、リクエスタとしてバス動作を開始す
る。Ｉ／Ｏアダプタ装置がバス動作を起動した場合、リ
プライアとしてバス動作を制御する。また、バス使用期
間中、バスの有効サイクルを示す信号７１を活性化す
る。カウンタ回路８は、各装置対応にトレース値を保持
する８ｂｉｔ幅のレジスタファイル８１と加算器８２か
ら構成される。レジスタファイル８１は信号線６１によ
って読出し及び書込みアドレスが指定される。加算器８
２は、レジスタファイル８１の出力を入力し、＋１加算
し、レジスタファイル８１へ出力する。トレースメモリ
９は、信号線６１が示す装置番号を上位アドレスとし、
カウンタ回路８内のレジスタファイル８１の出力値を下
位アドレスとし、Ｉ／Ｏバス２上の信号を入力し、信号
線７１が活性時指定されたアドレスに入力データを書込
む。
【００１７】次に、本第一の発明の実施例の入出力処理
装置の動作について図面を参照して説明する。
装置の動作について図面を参照して説明する。
【００１８】図２は本第一の発明の実施例の入出力処理
装置の動作のタイムチャートである。
装置の動作のタイムチャートである。
【００１９】図１、図２において、サイクルＴ1 におい
て、Ｉ／Ｏアダプタ装置１０とＩ／Ｏアダプタ装置１１
がバスリクエストを上げていて優先順位に従ってＩ／Ｏ
アダプタ装置１０が選択されたとする。バスリクエスト
回路ａ６ａは、アクセプト信号１０２を活性化するとと
もに、Ｉ／Ｏアダプタ装置１０の装置番号よりレジスタ
ファイル８１を選択し、保持していたトレースカウンタ
値“ｘ”を出力する。
て、Ｉ／Ｏアダプタ装置１０とＩ／Ｏアダプタ装置１１
がバスリクエストを上げていて優先順位に従ってＩ／Ｏ
アダプタ装置１０が選択されたとする。バスリクエスト
回路ａ６ａは、アクセプト信号１０２を活性化するとと
もに、Ｉ／Ｏアダプタ装置１０の装置番号よりレジスタ
ファイル８１を選択し、保持していたトレースカウンタ
値“ｘ”を出力する。
【００２０】アクセプト信号１０２が活性化されると、
Ｉ／Ｏアダプタ装置１０は、サイクルＴ2 でバスリクエ
スト信号１０１を落すとともに、Ｉ／Ｏバス動作を開始
し、Ｉ／Ｏバス２上でアドレス情報Ａ０を送出する。バ
ス制御回路７は、バス動作が起動されると、リプライヤ
としてのバスシーケンス動作を開始するとともに、バス
有効シーケンスとして信号７１を活性化する。これによ
り、トレース情報としてトレースメモリ９の“ＩＤｘ”
番地に“Ａ０”の情報が格納される。
Ｉ／Ｏアダプタ装置１０は、サイクルＴ2 でバスリクエ
スト信号１０１を落すとともに、Ｉ／Ｏバス動作を開始
し、Ｉ／Ｏバス２上でアドレス情報Ａ０を送出する。バ
ス制御回路７は、バス動作が起動されると、リプライヤ
としてのバスシーケンス動作を開始するとともに、バス
有効シーケンスとして信号７１を活性化する。これによ
り、トレース情報としてトレースメモリ９の“ＩＤｘ”
番地に“Ａ０”の情報が格納される。
【００２１】サイクルＴ3 において、カウンタ回路８の
出力は加算器８２によって“＋１”されたｘ＋１が出力
され、トレースメモリの１０ｘ＋１番地に、次のＩ／Ｏ
バス上のデータ“Ｄ０”が格納される。
出力は加算器８２によって“＋１”されたｘ＋１が出力
され、トレースメモリの１０ｘ＋１番地に、次のＩ／Ｏ
バス上のデータ“Ｄ０”が格納される。
【００２２】バス動作最後のサイクルＴ4 でも同様なこ
とが行われ、トレースメモリの１０ｘ＋２番地に“Ｄ
１”が格納される。
とが行われ、トレースメモリの１０ｘ＋２番地に“Ｄ
１”が格納される。
【００２３】サイクルＴ5 では、Ｉ／Ｏアダプタ装置１
０の動作が終了したことから、Ｉ／Ｏアダプタ装置１１
のリクエストが受付られ、アクセプト信号１１２が活性
化されるとともに、装置番号“１１”がバスリクエスト
回路ａ６ａより出力される。カウンタ回路８は、装置番
号“１１”によって選択され、カウント値“ｙ”を出力
する。サイクルＴ6 よりＩ／Ｏアダプタ装置１１のバス
動作が開始され、トレースメモリ９の“１１ｙ”にＩ／
Ｏバス上のデータ“Ａ１”が格納される。サイクルＴ7
がデータ読出しのため、アイドルサイクルとなった場
合、バス制御回路７の有効サイクルを示す信号７１が非
活性化され、トレースメモリの書込みと、カウント値の
更新が抑止される。サイクルＴ8 から再び有効サイクル
になると、トルスメモリ“１１ｙ＋１”番地にＩ／Ｏバ
ス上のデータ“Ｄ２”が、また、サイクルＴ9 では、ト
レースメモリの“１１ｙ＋２”番地にＩ／Ｏバス上のデ
ータ“Ｄ３”が格納される。
０の動作が終了したことから、Ｉ／Ｏアダプタ装置１１
のリクエストが受付られ、アクセプト信号１１２が活性
化されるとともに、装置番号“１１”がバスリクエスト
回路ａ６ａより出力される。カウンタ回路８は、装置番
号“１１”によって選択され、カウント値“ｙ”を出力
する。サイクルＴ6 よりＩ／Ｏアダプタ装置１１のバス
動作が開始され、トレースメモリ９の“１１ｙ”にＩ／
Ｏバス上のデータ“Ａ１”が格納される。サイクルＴ7
がデータ読出しのため、アイドルサイクルとなった場
合、バス制御回路７の有効サイクルを示す信号７１が非
活性化され、トレースメモリの書込みと、カウント値の
更新が抑止される。サイクルＴ8 から再び有効サイクル
になると、トルスメモリ“１１ｙ＋１”番地にＩ／Ｏバ
ス上のデータ“Ｄ２”が、また、サイクルＴ9 では、ト
レースメモリの“１１ｙ＋２”番地にＩ／Ｏバス上のデ
ータ“Ｄ３”が格納される。
【００２４】図３は本第一の発明の実施例のトレースメ
モリのマップを示す図である。
モリのマップを示す図である。
【００２５】図３に示すように、それぞれ装置個別のエ
リアにそれぞれトレース情報が格納されている。
リアにそれぞれトレース情報が格納されている。
【００２６】次に、本第二の発明の実施例の入出力処理
装置の動作について図４を参照して説明する。
装置の動作について図４を参照して説明する。
【００２７】図４は本第二の発明の一実施例の入出力処
理装置のブロック図である。
理装置のブロック図である。
【００２８】図４において、プロセッサｂ３ｂ、バスリ
クエスト回路ｂ６ｂ、セレクタ２０を除くと、図１と同
一番号は同一機能を有するため説明を省略し、異なる部
分のみ説明する。
クエスト回路ｂ６ｂ、セレクタ２０を除くと、図１と同
一番号は同一機能を有するため説明を省略し、異なる部
分のみ説明する。
【００２９】本第二の発明では、プロセッサｂ３ｂは、
信号線３３を介してセレクタ２０へ、現在マイクロプロ
グラムでプロセッサｂ３ｂが制御しているＩ／Ｏアダプ
タの装置番号を供給している。
信号線３３を介してセレクタ２０へ、現在マイクロプロ
グラムでプロセッサｂ３ｂが制御しているＩ／Ｏアダプ
タの装置番号を供給している。
【００３０】バスリクエスト回路ｂ６ｂから出力される
信号６２は、入出力処理装置２がＩ／Ｏバスのリクエス
タ時、活性化される信号である。
信号６２は、入出力処理装置２がＩ／Ｏバスのリクエス
タ時、活性化される信号である。
【００３１】セレクタ２０は、プロセッサｂ３ｂからの
装置番号信号３３とバスリクエスト回路ｂ６ｂからの装
置番号信号６１を入力し、信号６２が活性時、信号３３
の値を出力するセレクタである。
装置番号信号３３とバスリクエスト回路ｂ６ｂからの装
置番号信号６１を入力し、信号６２が活性時、信号３３
の値を出力するセレクタである。
【００３２】カウンタ回路８は、セレクタ２０の出力に
より選択され、トレースメモリ９は、セレクタ２０の出
力値を上位アドレスとし、カウンタ回路８の出力値を下
位アドレスとする。
より選択され、トレースメモリ９は、セレクタ２０の出
力値を上位アドレスとし、カウンタ回路８の出力値を下
位アドレスとする。
【００３３】次に、本第二の発明の実施例の入出力処理
装置の動作について図面を参照して説明する。
装置の動作について図面を参照して説明する。
【００３４】図５は本第二の発明の実施例の入出力処理
装置の動作のタイムチャートである。
装置の動作のタイムチャートである。
【００３５】図４、図５において、サイクルＴ1 〜Ｔ4
はＩ／Ｏアダプタ装置１０がＩ／Ｏバス１を使用した場
合の動作であり、この時、プロセッサｂ３ｂはＩ／Ｏア
ダプタ装置１１の処理を行っているものとする。このた
め、信号線３３には“１１”という値が出力されるが、
Ｉ／Ｏバス１使用装置が入出力処理装置２ではないた
め、信号線６２は非活性状態にあり、セレクタ２０は信
号線６１の値“１０”をカウンタ回路８やトレースメモ
リ９へ供給する。カウンタ回路８にはＩ／Ｏアダプタ装
置１０のトレースカウント値として“Ｚ”が格納されて
おり、バス動作が完了すると、サイクルＴ5 までに“ｚ
＋３”まで更新される。
はＩ／Ｏアダプタ装置１０がＩ／Ｏバス１を使用した場
合の動作であり、この時、プロセッサｂ３ｂはＩ／Ｏア
ダプタ装置１１の処理を行っているものとする。このた
め、信号線３３には“１１”という値が出力されるが、
Ｉ／Ｏバス１使用装置が入出力処理装置２ではないた
め、信号線６２は非活性状態にあり、セレクタ２０は信
号線６１の値“１０”をカウンタ回路８やトレースメモ
リ９へ供給する。カウンタ回路８にはＩ／Ｏアダプタ装
置１０のトレースカウント値として“Ｚ”が格納されて
おり、バス動作が完了すると、サイクルＴ5 までに“ｚ
＋３”まで更新される。
【００３６】サイクルＴm にて、入出力処理装置２から
Ｉ／Ｏアダプタ装置１０への応答のバス動作が起動され
たとする。（プロセッサｂ３ｂは信号線３３に“１０”
を供給している。）このとき、バスリクエスト回路ｂ６
ｂは入出力処理装置２の装置番号“００”を出力すると
同時に、信号線６２を“１”にする。このため、セレク
ト２０はプロセッサｂ３ｂが選択しているＩ／Ｏアダプ
タ装置１０の装置番号“１０”を出力し、カウンタ回路
８はサイクルＴ5 での最終値“ｚ＋３”を出力する。こ
のため、入出力処理装置２のＩ／Ｏアダプタ装置１０へ
のバス動作はトレースメモリ９において、Ｉ／Ｏアダプ
タ装置１０のトレースエリアのサイクルＴ1 で起動され
たバス動作情報のあとに記録される。
Ｉ／Ｏアダプタ装置１０への応答のバス動作が起動され
たとする。（プロセッサｂ３ｂは信号線３３に“１０”
を供給している。）このとき、バスリクエスト回路ｂ６
ｂは入出力処理装置２の装置番号“００”を出力すると
同時に、信号線６２を“１”にする。このため、セレク
ト２０はプロセッサｂ３ｂが選択しているＩ／Ｏアダプ
タ装置１０の装置番号“１０”を出力し、カウンタ回路
８はサイクルＴ5 での最終値“ｚ＋３”を出力する。こ
のため、入出力処理装置２のＩ／Ｏアダプタ装置１０へ
のバス動作はトレースメモリ９において、Ｉ／Ｏアダプ
タ装置１０のトレースエリアのサイクルＴ1 で起動され
たバス動作情報のあとに記録される。
【００３７】
【発明の効果】以上説明したように、本第一の発明の入
出力処理装置は、Ｉ／Ｏバスのトレース情報をＩ／Ｏバ
スに接続されている装置毎に記録することにより、同時
に動作している複数のＩ／Ｏアダプタ装置の内、一装置
が故障し、バス動作を停止しても、そのトレース情報が
他のＩ／Ｏアダプタ装置のトレース情報でぬりかえられ
ず、記憶が残っているので、障害解析が容易になるとい
う効果がある。
出力処理装置は、Ｉ／Ｏバスのトレース情報をＩ／Ｏバ
スに接続されている装置毎に記録することにより、同時
に動作している複数のＩ／Ｏアダプタ装置の内、一装置
が故障し、バス動作を停止しても、そのトレース情報が
他のＩ／Ｏアダプタ装置のトレース情報でぬりかえられ
ず、記憶が残っているので、障害解析が容易になるとい
う効果がある。
【００３８】また、本第二の発明の入出力処理装置は、
Ｉ／Ｏアダプタ装置と入出力処理装置のバス上のやりと
りを記録するようにすることにより、バス上のタイアロ
グ的障害が発生した場合でも制御シーケンスが容易にわ
かり、効率的な障害解析が可能となるという効果があ
る。
Ｉ／Ｏアダプタ装置と入出力処理装置のバス上のやりと
りを記録するようにすることにより、バス上のタイアロ
グ的障害が発生した場合でも制御シーケンスが容易にわ
かり、効率的な障害解析が可能となるという効果があ
る。
【図１】本第一の発明の一実施例の入出力処理装置のブ
ロック図である。
ロック図である。
【図２】本第一の発明の実施例の入出力処理装置の動作
のタイムチャートである。
のタイムチャートである。
【図３】本第一の発明の実施例のトレースメモリのマッ
プを示す図である。
プを示す図である。
【図４】本第二の発明の一実施例の入出力処理装置のブ
ロック図である。
ロック図である。
【図５】本第二の発明の実施例の入出力処理装置の動作
のタイムチャートである。
のタイムチャートである。
１ Ｉ／Ｏバス ２ 入出力処理装置 ３ａ ブロセッサａ ３ｂ ブロセッサｂ ４ メモリインタフェース ５ データバッファ ６ａ バスリクエスト回路ａ ６ｂ バスリクエスト回路ｂ ７ バス制御回路 ８ カウンタ回路 ９ トレースメモリ １０，１１，１ｎ Ｉ／Ｏアダプタ装置 ２０ セレクタ ３１，１０１，１１１，１ｎ１ バスリクエスト信号 ３２，１０２，１１２，１ｎ２ アクセプト信号 ６１，６２，７１ 信号線 ８１ レジスタファイル ８２ 加算器
Claims (2)
- 【請求項１】 Ｉ／Ｏデバイスを制御するＩ／Ｏアダプ
タ装置を複数接続するＩ／Ｏバスを有し、マイクロプロ
グラムを実行するプロセッサによって入出力動作を規定
するチャネルプログラムを基に前記Ｉ／Ｏアダプタ装置
と主記憶装置との入出力動作の管理と実行とを行う入出
力処理装置において、 前記Ｉ／Ｏバスに接続されているＩ／Ｏアダプタ装置及
び入出力処理装置にはそれぞれユニークな装置番号が付
与されており、 各装置からＩ／Ｏバス要求信号を受信し、予め定められ
た優先順位に従って使用許可信号と装置番号とを選択出
力するバスリクエスト回路と、 前記Ｉ／Ｏバスの動作シーケンスを制御し、前記Ｉ／Ｏ
バスの有効サイクルを指示するバス制御回路と、 各装置毎のトレースカウント値を保持し、前記バスリク
エスト回路からの装置番号でその内１つを選択出力する
とともに前記バス制御回路の指示により選択したトレー
スカウント値を更新するカウンタ回路と、 前記装置番号と前記カウンタ回路の出力とをアドレスと
し、前記バス制御回路の指示により、前記Ｉ／Ｏバス上
の信号情報を書き込むトレースメモリとを備えることを
特徴とする入出力処理装置。 - 【請求項２】 請求項１記載の入出力処理装置におい
て、 前記プロセッサが送出する入出力動作処理中のＩ／Ｏア
ダプタ装置の装置番号と前記バスリクエスト回路からの
装置番号とを入力し、うち一方を前記リクエスト回路の
指示により出力する切替え回路を有し、 前記トレーサメモリは前記切替え回路の出力と前記カウ
ンタ回路の出力値によって書込みアドレスが指定される
ことを特徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054557A JPH05257831A (ja) | 1992-03-13 | 1992-03-13 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054557A JPH05257831A (ja) | 1992-03-13 | 1992-03-13 | 入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257831A true JPH05257831A (ja) | 1993-10-08 |
Family
ID=12973994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054557A Withdrawn JPH05257831A (ja) | 1992-03-13 | 1992-03-13 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| US9369145B2 (en) | 2012-10-26 | 2016-06-14 | Mitsubishi Electric Corporation | Analog conversion device and programmable controller system |
-
1992
- 1992-03-13 JP JP4054557A patent/JPH05257831A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| US9369145B2 (en) | 2012-10-26 | 2016-06-14 | Mitsubishi Electric Corporation | Analog conversion device and programmable controller system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |