JPH01287741A - レジスタ・アクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主制御装置からメモリ制御装置の内部レジスタもしくは
主メモリをアクセスする場合のレジスタ・アクセス方式
に関し、 主制御装置から内部レジスタをアクセスするときに、ア
クセス専用のバスを設けることなくアドレス指定を変え
るだけでアクセス可能とするようにして構成の簡素化を
図ることを目的とし、計算機システムにおける主制御装
置と主メモリ及び内部レジスタへのり一ド／ライトを制
御するメモリ制御装置との間のレジスタ・アクセス方式
において、前記主制御装置のアドレスレジスタに主メモ
リをアクセスするか内部レジスタをアクセスするか識別
するアクセス識別ビットを備え、前記メモリ制御装置に
前記アクセス識別ビットを判定するアクセス識別手段と
、前記アクセス識別手段が内部レジスタを選択するとき
出力するレジスタ選択ビットに基づいて内部レジスタを
選択するレジスタ選択手段とを備え、前記アクセス識別
ビットの状態に応じて主メモリ若しくは内部レジスタを
アクセスするように構成する。

〔産業上の利用分野〕

本発明は計算機システムにおける主制御装置と主メモリ
および内部レジスタへのリード／ライトを制御するメモ
リ制御装置との間のレジスタ・アクセス方式に関する。

〔従来の技術及び発明が解決しようとする課題〕第７図
は従来の構成図である。図において、７１は主制御装置
、７２はメモリ制御装置、７３は主メモリである。主制
御装置７１にはアドレスレジスタ７１１および７１３、
データレジスタ７１２および７１４が設けられ、これら
のレジスタはアドレスバス７４　、７６およびデータバ
ス７５　、７７によりメモリ制御装置７２の内部レジス
タに接続される。メモリ制御装置７２にはアドレスレジ
スタ７２１、データレジスタ７２２、モードレジスタ７
２３、ステータスレジスタ７２４およびマルチプレクサ
７２５が設けられている。

このような構成において、主制御装置７１からメモリ制
御装置７２の内部レジスタや主メモリをアクセスする場
合に、図に示すように、メモリ・アクセス用の回路（７
１１、７１２、７２１、７２２）及びこれらのバス（７
４、７５）の他に、レジスタ・アクセス用の回路（７１
３、７１４、７２３、７２４、７２５）及びこれらのバ
ス（７６、７７）を設けている。通常、主制御装置７１
からメモリ制御装置７２の内部レジスタをアクセスする
場合としては何らかのエラーが発生してレジスタの内容
を参照する場合である。

この場合に前述の如くレジスタ・アクセス用の回路を設
はバスを増設する等の手当をしている。

このようにメモリ制御装置内のレジスタをアクセスした
い場合に、その度にレジスタ・アクセス用の専用バス等
増設しなければならないという問題があった。

本発明の目的は、上述の問題点に鑑み、主制御装置から
メモリ制御装置の内部レジスタをアクセスするとき、ア
クセス専用のバスを設けることなくアドレス指定を変え
るだけでアクセスを可能とし、これにより構成の簡素化
を図ることが可能なレジスタ・アクセス方式を提供する
ことにある。

〔課題を解決するための手段および作用〕第１図は本発
明の原理構成図である。図に示すように、本発明は計算
機システムにおける主制御装置と主メモリ及び内部レジ
スタへのリード／ライトを制御するメモリ制御装置との
間のレジスタアクセス方式において、前記主制御装置の
アドレスレジスタに主メモリをアクセスするか内部レジ
スタをアクセスするか識別するアクセス識別ビット（Ｓ
１）を備え、さらに、前記メモリ制御装置に前記アクセ
ス識別ビットを判定するアクセス識別手段（Ａ）と、前
記アクセス識別手段が内部レジスタを選択するとき出力
するレジスタ選択ビット（Ｓ２）に基づいて内部レジス
タを選択するレジスタ選択手段（Ｂ）とを備えるもので
、これにより前記アクセス識別ビットの状態に応じて主
メモリ若しくは内部レジスタをアクセスすることを可能
とし、構成の簡素化を図るものである。

〔実施例〕

第２図は本発明の一実施例構成図である。図において、
主制御装置２１にはアドレスレジスタ２１１およびデー
タレジスタ２１２が設けられメモリ制御装置２２との間
にアドレスバス２５およびデータバス２６が設けられる
。また、２４はアクセス識別ビット用の制御線である。

メモリ制御装置２２には有効ビットか否かの状態を判定
するアクセス識別回路２１１、アドレスレジスタ２２２
、データレジスタ２２３、データ切換え用のマルチプレ
クサ２２６、モードレジスタ２２４およびステータスレ
ジスタ２２５等が設けられる。ステータスレジスタ２２
５はエラー、ログ情報、ステータス等を格納するレジス
タで、モードレジスタ２２４　と共にコントロールレジ
スタを構成する。

このような構成において、主制御装置２１からアクセス
したいレジスタ等にはメモリアドレスの一部を割り付け
ておく。例えば実装メモリアドレスがｘ　００００〜ｘ
　ＦＦＦＦならば、アドレスレジスタ２２２にはｘｌｏ
ｏｏｌ　、データレジスタ２２３にはＸ１０００２　、
モードレジスタ２２４にはｘｌｏ００３　、ステータス
レジスタ２２５にはｘ　１０００４のように割り付けて
おく。この場合、最上位ビットがアクセス識別ビットＳ
ｌとなる。アクセス識別ビットＳ。

は制御線２４を介してアドレスレジスタ２１１からアク
セス識別回路２２１に送出されるもので、例えば“０”
のときは各レジスタをアクセスし、“１”のときは主メ
モリ２３をアクセスするように予め与えておく。メモリ
制御装置２２ではこの識別ビットＳ１の　“１”又は“
０″に基づいてレジスタもしくは主メモリからデータ転
送する。

即ち、主制御装置２１から主メモリ２３をアクセスする
場合、第２図の太線のルートで主制御装置２１からアド
レスを送出すると、アクセス識別回路２２１においてア
クセス識別ビットＳ１に基づいてレジスタアクセスかメ
モリアクセスかの識別を行なう。メモリアクセスの場合
はアドレスレジスタ２２１にアドレスをセントする。そ
して、メモリアクセスがライトであれば主制御装置２１
からデータバス２６を介してデータを送り、データレジ
スタ２２３で受は主メモリ２３ヘライトする。−方、リ
ードの場合は主メモリ２３からデータを読み出しデータ
レジスタ２２３で受はデータバス２６を介して主制御装
置２１に返送する。

レジスタアクセスの場合は、主制御装置２１から送られ
てきたアクセスがアクセス識別ビットｓＩによりレジス
タアクセスであることをアクセス識別口１２２１によっ
て識別するとアドレスレジスタ２２２へのアドレスセン
トを抑止する。そしてレジスタへのライトであれば、レ
ジスタに割り付けたアドレスに従いレジスタ選択ビット
Ｓ２により指定されたレジスタにデータバス２６を介し
てデータをライトする。レジスタからのリードであれば
レジスタアドレスに従ってレジスタ選択ビットＳｚによ
りマルチプレクサ２２６を切り換え、指定のレジスタの
データをデータバス２６を介して主制御装置２１へ返送
する。

第３図は第２図の主制御装置２１の要部構成図である。

この構成はメモリへのアクセスが制御部を用いたハード
ウェアによる場合とマイクロプロセッサを用いたソフト
ウェアによる場合とがあることを示し、どちらでも行え
る場合には図の３１１および３１２の様に２つの制御構
成が存在する。どの場合でもＣＰＵから何らかのアクセ
スタイミングが設定されると、制御部３１１　もしくは
マイクロプロセッサ３１２が動作してアクセスを開始す
る。

アドレスレジスタ２１１およびデータレジスタ２１２は
第２図に示すものと同じものである。

第４図は第３図の主制御装置の動作を示すフローチャー
トである。前述のように、ＣＰＵから制御部３１１又は
マイクロプロセッサ３１２へのアクセスタイミングがセ
ットされると（ステップ１）、アドレスレジスタ２１１
にアドレスが書き込まれる（ステップ２）、次にアクセ
スがライトかリードかの判定がなされ（ステップ３）、
ライトアクセスであればデータレジスタ２１２にデータ
を書き込み（ステップ４）、リードアクセスであればメ
モリ制御装置２２からデータレジスタ２１２に送られて
きたデータを読み出しくステップ５．６）、アクセスは
終了する。

第５図は第２図に示すアクセス識別回路２２１の要部構
成図である。制御線２４を介してアクセス識別ビットＳ
、がアドレスレジスタ２１１から入力されると、例えば
ビットＳＩが“０”のときはメモリ側のアドレスバスを
“１″のときはレジスタ側のアドレスバスを選択する。

バス上のマーク“Ｏ゛および１ｅ”はそれぞれ“０”を
セレクトしたとき及び“１”をセレクトしたことを示し
ている。ビットＳ、が０”のときはメモリアクセスを示
すからアドレスをアドレスレジスタ２２２へ送出する。

信号Ｓ４は通常のメモリアクセスの時にバスを開くよう
にする信号である。次にビ・ノドＳ、が“１１のときは
レジスタアクセスを示すからアドレスをデコーダ５１１
に入力しレジスタ選択ビットＳｔによりマルチプレクサ
１０を指定のレジスタに切り換える。また、Ｓ３はレジ
スタライトのための書込み信号であり、第６図に示すよ
うにバスを開くように機能する信号である。

第６図はメモリ、レジスタへのライト時にバスを開くよ
うにする書込み信号Ｓｓ、Ｓａを追加し、さらにチエッ
カとしてアドレスパリティチエッカ２２７、データパリ
ティチエッカ２２８、メモリデータエラーチエッカ２２
９を追加したものである。書込み信号Ｓ３はそれぞれの
書込みタイミングでバスを開きレジスタへのデータのラ
イトを行わせる。

また、各チエッカはパリティ−エラーもしくは１又は２
ビツトエラーをチエツクしステータスレジスタ２２５に
格納しておく。

〔発明の効果〕

以上説明したように、本発明によれば主制御装置からメ
モリ制御装置の内部レジスタをアクセスする場合にこれ
をリード／ライトするための専用バスが不要となりメモ
リアクセス用の回路のみにより、レジスタをアクセスす
るときにアドレス指定を変えるだけで行われるため構成
の簡素化が図れる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例構成図、 第３図は第２図の主制御装置の要部構成図、第４図は第
３図装置の処理フローチャート、第５図は第２図のアク
セス識別回路の要部構成図・ 第６図は第２図構成に書込み信号及びチエッカを付加し
た構成図、および 第７図は従来の構成図である。 （符号の説明） ２１　、７１・・・主制御装置、２２　、７２・・・メ
モリ制御装置、２３・・・主メモリ、　　　　２４・・
・制御線、２５・・・アドレスバス線、２６・・・デー
タバス線、２１１　、２２２・・・アドレスレジスタ、
２１２　、２２３・・・データレジスタ、２２１・・・
アクセス識別回路、 ２２４　、２２５・・・コントロールレジスタ、２２６
・・・マルチプレクサ。 主制御装置 本発明の原理構成図 第１図 本発明の一実施例構成図 第２図 主制御装置の要部構成図 第３図 主制御装置の処理フローチャート 築４図 アクセス識別回路の要部構成図 第５図 Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　Ｊ第２図構成に書込み信号及びチエッカを
付加した構成図第６図

Claims (1)

1. 【特許請求の範囲】 １、計算機システムにおける主制御装置と主メモリ及び
   内部レジスタへのリード／ライトを制御するメモリ制御
   装置との間のレジスタ・アクセス方式において、 前記主制御装置のアドレスレジスタに主メモリをアクセ
   スするか内部レジスタをアクセスするか識別するアクセ
   ス識別ビット（Ｓ＿１）を備え、前記メモリ制御装置に
   前記アクセス識別ビットを判定するアクセス識別手段（
   Ａ）と、前記アクセス識別手段が内部レジスタを選択す
   るとき出力するレジスタ選択ビット（Ｓ＿２）に基づい
   て内部レジスタを選択するレジスタ選択手段（Ｂ）とを
   備え、 前記アクセス識別ビットの状態に応じて主メモリ若しく
   は内部レジスタをアクセスすることを特徴とするレジス
   タ・アクセス方式。