JPS58158754A - 制御システム - Google Patents
制御システムInfo
- Publication number
- JPS58158754A JPS58158754A JP57039499A JP3949982A JPS58158754A JP S58158754 A JPS58158754 A JP S58158754A JP 57039499 A JP57039499 A JP 57039499A JP 3949982 A JP3949982 A JP 3949982A JP S58158754 A JPS58158754 A JP S58158754A
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- Japan
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- memory
- address
- attribute
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計Ｘ機システムにおいて、処４装置が接続され
たメモリｔ−認繊し、６攬の処理において、高信頼性を
要求する制御システムに関する。
たメモリｔ−認繊し、６攬の処理において、高信頼性を
要求する制御システムに関する。
近年の半導体伐痺は、その微細加工技術によｐ、高い果
横度を実現している。
横度を実現している。
このＭＬ術は、６攬の半導体記憶素子全開発し生産ｉ５
Ｔ能とした。その種類は、貌出し専用メモリ（ルＵＭ）
、 １゜ ＥＰルＯＭ、ヒユーズＲＯＭ 絖みｆ＠ｏＴＤメモリ（ＲＡＭ） １、 ＮＭＵ８スタテイク几λＭ、ダイナミックＡＭ Ｚ ＣＭＯＳスタテイクＲＡＭ ま バブルメモリ ＣＣＤ 等の多植のメモリ素子１−２用町耗としている。
Ｔ能とした。その種類は、貌出し専用メモリ（ルＵＭ）
、 １゜ ＥＰルＯＭ、ヒユーズＲＯＭ 絖みｆ＠ｏＴＤメモリ（ＲＡＭ） １、 ＮＭＵ８スタテイク几λＭ、ダイナミックＡＭ Ｚ ＣＭＯＳスタテイクＲＡＭ ま バブルメモリ ＣＣＤ 等の多植のメモリ素子１−２用町耗としている。
一方、半導体技術によシ発遍したＬＳＩマイクロコンヒ
ュータ（以下ＭＰＵと林″ｊ）は、高慎罷。
ュータ（以下ＭＰＵと林″ｊ）は、高慎罷。
低価格により、多分野に広く適用されている。そしてＭ
ＰＵは、制御規襖の拡大等の要求により、処理性能の向
上、例えばピント兼の増加メモリリーチ増大、速度同上
とよ９強力になっている。
ＰＵは、制御規襖の拡大等の要求により、処理性能の向
上、例えばピント兼の増加メモリリーチ増大、速度同上
とよ９強力になっている。
特に性能向上はノット量の増大が大きなイ／パクトにな
っている。７７ト量の増大は、大きなメモリ９関を必要
とし、厳近のＭＰＵは、従来のミニコン以上のメモリ９
間容量のものもめる。
っている。７７ト量の増大は、大きなメモリ９関を必要
とし、厳近のＭＰＵは、従来のミニコン以上のメモリ９
間容量のものもめる。
メモリ素子は高集積技術により夾装荏蓋が増大している
。果槓度の増加は、ｂａに多量のメモリ容量を計算機に
とって可能としている。七ｎｔｃｆ＃い多檀のメモリ素
子とめいまって、その又用素子の特長を引出して、多様
なシステムを構成することが９託である。
。果槓度の増加は、ｂａに多量のメモリ容量を計算機に
とって可能としている。七ｎｔｃｆ＃い多檀のメモリ素
子とめいまって、その又用素子の特長を引出して、多様
なシステムを構成することが９託である。
しかし、高集横贋、多谷量メモリのツ用は相対的なメモ
リ装置の信頼性を低下させている。
リ装置の信頼性を低下させている。
従来のメモリ信頼性１り上として、パリティチェック等
の手法がある。しかし、エラーを検出したのみでは不足
でめり、−委進んで、エラー！１！所の訂正可能なＥＣ
Ｃ（エラー、コレククトコード）等の手法も急速に使用
されてｈる。しかしこの手法は穴畏ピントとしてパリテ
ィエマ−検出手法に比べて高１１ｆｌＩなること−・ま
まぬがれない。
の手法がある。しかし、エラーを検出したのみでは不足
でめり、−委進んで、エラー！１！所の訂正可能なＥＣ
Ｃ（エラー、コレククトコード）等の手法も急速に使用
されてｈる。しかしこの手法は穴畏ピントとしてパリテ
ィエマ−検出手法に比べて高１１ｆｌＩなること−・ま
まぬがれない。
また停電時の対束として、ＣＭＯ８ＲＡＡ４によるバン
テリイバンクアンプを用いたメモリ装置もある。この方
法Ｆｉ、ｃΔ（Ｏ８木子がもっている低電力特性を利用
し九もので、従来のコアメモリと同様な機能を低価格で
実現できる。
テリイバンクアンプを用いたメモリ装置もある。この方
法Ｆｉ、ｃΔ（Ｏ８木子がもっている低電力特性を利用
し九もので、従来のコアメモリと同様な機能を低価格で
実現できる。
ダイナミックＡ几Ｍは、現在の量産メモリとしては、敢
も大きな実装密度を有し、その量産効果とめいまってビ
ット単価では低１Ｉｌｔｌ格メモリを夾男できる。
も大きな実装密度を有し、その量産効果とめいまってビ
ット単価では低１Ｉｌｔｌ格メモリを夾男できる。
以上の様に、多橿多様なメモリ素子と構成方法を便用す
ることにより、もつとも動車のよペアステムを構成する
必要がある。
ることにより、もつとも動車のよペアステムを構成する
必要がある。
ｊＦＥ１図に確率的な計算機システムの構成図を示す、
ｌｔ′ｉ、中央も壇装置、２，３．４はプログラムを
データを記憶する主記憶装置、５，７．６は入出力機器
を制御する入出力制御装置、６，８゜ｌＯはＴ／Ｗ−？
ＣＲＴ等の入出力輪間、１ｉｔ−ｊ主記憶装置、中央処
理ｉｔ、入出力制御装置を信置スルシステムパスで６る
。
ｌｔ′ｉ、中央も壇装置、２，３．４はプログラムを
データを記憶する主記憶装置、５，７．６は入出力機器
を制御する入出力制御装置、６，８゜ｌＯはＴ／Ｗ−？
ＣＲＴ等の入出力輪間、１ｉｔ−ｊ主記憶装置、中央処
理ｉｔ、入出力制御装置を信置スルシステムパスで６る
。
本発明の目的は、＾信頼性、や低価格、大８ｊｌ停電対
策等の多種なメモリ装置をそのメモリ装置個有の１１Ｉ
ｍ！織データを職別し、処理装置が使用メモリ９間を認
＃ｌＩＪ！用町託によ少、高いｍ頼性で効率のよい計算
機システムを提供することに６る。
策等の多種なメモリ装置をそのメモリ装置個有の１１Ｉ
ｍ！織データを職別し、処理装置が使用メモリ９間を認
＃ｌＩＪ！用町託によ少、高いｍ頼性で効率のよい計算
機システムを提供することに６る。
ｔｉｅ愼システムにおいて、データやプログ２人を記憶
する主記憶装置は、七の容量と動作速芙等の性能が、全
体システムの性能を五石することは周知である。システ
ムの愛用メモリとして、停電対重の必要なメモリ、二之
−発生に対して対乗の十分はどこされているメモリ等の
そｔＬ−ｆ：ｔ′Ｌの特長をもまたメモリを、その９関
に配置し、その％兼を可能なかぎり利用して７ステム１
：構成することは、コストパーフォーマンスからして必
要で６る。
する主記憶装置は、七の容量と動作速芙等の性能が、全
体システムの性能を五石することは周知である。システ
ムの愛用メモリとして、停電対重の必要なメモリ、二之
−発生に対して対乗の十分はどこされているメモリ等の
そｔＬ−ｆ：ｔ′Ｌの特長をもまたメモリを、その９関
に配置し、その％兼を可能なかぎり利用して７ステム１
：構成することは、コストパーフォーマンスからして必
要で６る。
例えＦｉｌ プログラムを収納するメモリにおいて（Ｊ
Ｓ（オペレーティグシステムプログラムノの核のまりな
システムによって不入）ものは、高速のＲＯＭを愛用す
る。０８（Ｚ）テーブルのようなものｉ１ｃＭＯ８（ｉ
’）ＥＣＣ付パンチソイバックアップメモリ、アプリケ
ーションのデー５タエリアはダイナミック凡ＡＭのパリ
ティチェック付メモリ等の大写ｆｉＲＡＭなどその記憶
する内容にょシ、もっとも適したメモリを自由に選択で
きることは、低価格で高信頼棗のシステムを構成する上
で１要でおる。
Ｓ（オペレーティグシステムプログラムノの核のまりな
システムによって不入）ものは、高速のＲＯＭを愛用す
る。０８（Ｚ）テーブルのようなものｉ１ｃＭＯ８（ｉ
’）ＥＣＣ付パンチソイバックアップメモリ、アプリケ
ーションのデー５タエリアはダイナミック凡ＡＭのパリ
ティチェック付メモリ等の大写ｆｉＲＡＭなどその記憶
する内容にょシ、もっとも適したメモリを自由に選択で
きることは、低価格で高信頼棗のシステムを構成する上
で１要でおる。
こ−１らの多種類のメモリをν用するＭＰＵ自身が社員
し、没用窒関を制御してシステムを構成するため、その
メモリ（記憶装置自＃）に認賦番号ｔり！加し、ＭＰＵ
がその＆！１１番号をシステムスタート時に読み込みシ
ステムの空間を制御するものでめる。
し、没用窒関を制御してシステムを構成するため、その
メモリ（記憶装置自＃）に認賦番号ｔり！加し、ＭＰＵ
がその＆！１１番号をシステムスタート時に読み込みシ
ステムの空間を制御するものでめる。
す、下、本発明の！ｉ！Ｍ省を第２図、第３図を用いて
説明する。萬２図は本脅明におけるメモリ９閣の分１ｌ
ｌｌｌ書と、その便用さｎるメモリの薩織コードのアド
レッシングＯ＠何を脱明するものである。
説明する。萬２図は本脅明におけるメモリ９閣の分１ｌ
ｌｌｌ書と、その便用さｎるメモリの薩織コードのアド
レッシングＯ＠何を脱明するものである。
第２図において、メモリ全体２関を＄０よシボ人までの
ヱ閲とする。
ヱ閲とする。
主記憶メモリ２閲２１．主起１以外のシステムＩ１０空
関２２．メモリの最小分剰単位（パッケージ）２３，２
４、最小分ＩＲＳ位に削６てられ九Ｍｔ繊普号０アドレ
ス２５．２６とする。
関２２．メモリの最小分剰単位（パッケージ）２３，２
４、最小分ＩＲＳ位に削６てられ九Ｍｔ繊普号０アドレ
ス２５．２６とする。
メモリ空間■王紀慣負域ぼ、歳小分割単位のメモリー置
１〜ｎまでで構成爆れる。ま九、システムｌ（，１２間
はハードサエアで愛用する。レジスタヤ各壇の１（ＪＣ
Ｅ（人出力制舞較置ン、又はＩＰＬ（イニシャルプログ
ラムローダ）などの−／、ステムスタート７ノノに必要
なプログラムｒこ、ｔｃ用さｎる空間である。そのシス
テムＩ（Ｊ２閣１こメモリＩＬＩレジスタ（メモリ臆撒
誉号）の−ドレスを配置する。そのアドレスｒｉａ’〜
ｎ′で６す、王妃Ｗ１ＡＸの１にＩＤレジスタの１′が
対応し以’Ｈｂがｂ′にＣがＣ′・・・ｎがｎ′に対応
する。
１〜ｎまでで構成爆れる。ま九、システムｌ（，１２間
はハードサエアで愛用する。レジスタヤ各壇の１（ＪＣ
Ｅ（人出力制舞較置ン、又はＩＰＬ（イニシャルプログ
ラムローダ）などの−／、ステムスタート７ノノに必要
なプログラムｒこ、ｔｃ用さｎる空間である。そのシス
テムＩ（Ｊ２閣１こメモリＩＬＩレジスタ（メモリ臆撒
誉号）の−ドレスを配置する。そのアドレスｒｉａ’〜
ｎ′で６す、王妃Ｗ１ＡＸの１にＩＤレジスタの１′が
対応し以’Ｈｂがｂ′にＣがＣ′・・・ｎがｎ′に対応
する。
第３図に本発明の実九例のブロック図を示す。
本図は計算機のシステムのメモリ部のみを示す。
攬類暑のメモリ３１はメモリ女ル部３２．メモリのアド
レスを指定するアドレスデコーダ３３゜メモリの動作を
制御するメモリ制御回路３４１本メモリの属性を示すＩ
Ｄレジスタ３５４本メモリのデータパンノア３６．アド
レス線３７．メモリ制御信号３８．データ信号３９，７
ステムバス７４０からなる。ｍ＃Ｉｂのメモリ４１Ｆｉ
、メモリセル部４２．アドレスデコーダ４３．メモリの
動作を制御するメモリ制御回路４４１本メモリの属性を
示″ｆＩＤレジスタ４５１本メモリのデータノ（ソファ
４６．アドレス線４７．メモリ制御信号４８゜データ信
号４９からなる。
レスを指定するアドレスデコーダ３３゜メモリの動作を
制御するメモリ制御回路３４１本メモリの属性を示すＩ
Ｄレジスタ３５４本メモリのデータパンノア３６．アド
レス線３７．メモリ制御信号３８．データ信号３９，７
ステムバス７４０からなる。ｍ＃Ｉｂのメモリ４１Ｆｉ
、メモリセル部４２．アドレスデコーダ４３．メモリの
動作を制御するメモリ制御回路４４１本メモリの属性を
示″ｆＩＤレジスタ４５１本メモリのデータノ（ソファ
４６．アドレス線４７．メモリ制御信号４８゜データ信
号４９からなる。
攬類Ｃのメモリ５０ｔ′ｉメモリセル部５１．アドレス
デコーダ５２．メモリ制御回路５３１本メモリの機性を
示すＩＤレジスタ５４．本メモリのデータバッファ５５
．アドレス線５６．メモリ制御１１号５７．データ信号
５８からなる。
デコーダ５２．メモリ制御回路５３１本メモリの機性を
示すＩＤレジスタ５４．本メモリのデータバッファ５５
．アドレス線５６．メモリ制御１１号５７．データ信号
５８からなる。
計算機よシ出力され九アドレスはシステム／（ス上のア
ドレスラインに出力される。システムノ（スに扱絖され
たメモリ装置は自分が遇足されアドレスとアドレスクイ
／上のアドレスを比較し、同一でおれば、自分が遣損さ
れたことを＆！織し、メモリセルを活性にして、指定さ
ｎ次メモリアドレスへのアクセルを行う。メモリリード
であれば、指定されたメモリの内容をシステムバスのデ
ークラインにオンバスして、メモリ応答信号を出力する
。
ドレスラインに出力される。システムノ（スに扱絖され
たメモリ装置は自分が遇足されアドレスとアドレスクイ
／上のアドレスを比較し、同一でおれば、自分が遣損さ
れたことを＆！織し、メモリセルを活性にして、指定さ
ｎ次メモリアドレスへのアクセルを行う。メモリリード
であれば、指定されたメモリの内容をシステムバスのデ
ークラインにオンバスして、メモリ応答信号を出力する
。
メモリライトでめればデータフィン上にあるデータを指
定されたメモリアドレスへ書込み、メモリ応答信号を出
力する。
定されたメモリアドレスへ書込み、メモリ応答信号を出
力する。
本発明ではアドレスデコーダ部にメモＩＪ ｆｆｉ定デ
コーダとＩＤレジスタを指定する番旭を持つ。アドレス
デコーダ部には本メモリアドレスを設足する設定器を持
ち、この設定器ｔ−変更することによｐメそり装置のア
ドレスを割付ける。七ＡｔＣｌ＋い、主記憶アドレスと
ＩＤ７ドレスのアドレスも寺比の関係で移動する。
コーダとＩＤレジスタを指定する番旭を持つ。アドレス
デコーダ部には本メモリアドレスを設足する設定器を持
ち、この設定器ｔ−変更することによｐメそり装置のア
ドレスを割付ける。七ＡｔＣｌ＋い、主記憶アドレスと
ＩＤ７ドレスのアドレスも寺比の関係で移動する。
その各々のメモリは、メモリの種類に対ｊ５した線繊番
号ｔ−Ｆ＃ち、この査号を貌むことによりそのメモリの
属性を知ることがで爵る。すなわち、ＭＥＭＩはＣＭＯ
８］（ンテリイノ（ツクアツゾ可１１２ＥＣＣ（１′Ｒ
ＡＭ、ＭＥＭ２ｒｉダイナミック形ＥＣＣ（ｔ ＲＡ
Ｍ 、 Ｍ Ｅ Ｍ ３＃１ダ１ナミソク形ノ（”ティ
付ＲＡＭ等にメモリを配置する。
号ｔ−Ｆ＃ち、この査号を貌むことによりそのメモリの
属性を知ることがで爵る。すなわち、ＭＥＭＩはＣＭＯ
８］（ンテリイノ（ツクアツゾ可１１２ＥＣＣ（１′Ｒ
ＡＭ、ＭＥＭ２ｒｉダイナミック形ＥＣＣ（ｔ ＲＡ
Ｍ 、 Ｍ Ｅ Ｍ ３＃１ダ１ナミソク形ノ（”ティ
付ＲＡＭ等にメモリを配置する。
Ｍ Ｅ Ｍ ３は大容量メモリであるや；停電対策を工
性なわれておらず、１１４停が発生すると内容カニ１４
発する。しかし他のメモリに比べて容量カニ大きいため
データのワーク等に使用でき６６以上の多攬のメモリを
配置し、システムのスタート時、計算機はメモリとして
その攬類のメモ１）力Ｅ＊妓されているのかを線繊し、
その特長にあ０まっ九便用方法を行う。例えば、ｖ４停
対策力；行なわｆ’しているメモ１ノか実装されていれ
１−ｆＯ８がその空間をシステムのパラメータやシステ
ムテーブルを配置し、システム停゛（電の連続性を保障
できる。一般に嚇停対策やより大喪性をもたせて高信頼
１しを実現するためには、高価になることは周却である
。
性なわれておらず、１１４停が発生すると内容カニ１４
発する。しかし他のメモリに比べて容量カニ大きいため
データのワーク等に使用でき６６以上の多攬のメモリを
配置し、システムのスタート時、計算機はメモリとして
その攬類のメモ１）力Ｅ＊妓されているのかを線繊し、
その特長にあ０まっ九便用方法を行う。例えば、ｖ４停
対策力；行なわｆ’しているメモ１ノか実装されていれ
１−ｆＯ８がその空間をシステムのパラメータやシステ
ムテーブルを配置し、システム停゛（電の連続性を保障
できる。一般に嚇停対策やより大喪性をもたせて高信頼
１しを実現するためには、高価になることは周却である
。
本発明によれば、多塊のメモリをその用途に応じて配置
し、七のメモリを計算機自身力１ｇｍすることができる
ため、便用するメモリを、高信頼性。
し、七のメモリを計算機自身力１ｇｍすることができる
ため、便用するメモリを、高信頼性。
停電対策、大容量ワーク等に最適に組合せ、また、七の
メモリの管理を計算慣が行なえるｆｃ、む、システム全
体として、高い信頼性と、機能を最適な価格で実現でき
る。
メモリの管理を計算慣が行なえるｆｃ、む、システム全
体として、高い信頼性と、機能を最適な価格で実現でき
る。
第１図は、標準的彦ｌ算横システムの構成図、第２図は
、本発明にお＃−ｆもＩ Ｄ （，１慮）レジスタとメ
モリ空間割付図、第３図は、本発明におけるメモリ装置
の構成図で６る。 ３ｉ、４１．５０・・・メモリゃ ３３，４３．５２・
・・第２朋
、本発明にお＃−ｆもＩ Ｄ （，１慮）レジスタとメ
モリ空間割付図、第３図は、本発明におけるメモリ装置
の構成図で６る。 ３ｉ、４１．５０・・・メモリゃ ３３，４３．５２・
・・第２朋
Claims (1)
- ｔ ａ数のメモリを接続する制御システムにおいて、
各メモリにそれぞれのメモリ（Ｄ属性を示す認識レジス
タを設け、主演算装置によジ各メモリを認ＲｏＴ症にし
たこと１ｑ！ｉ徴とする制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57039499A JPS58158754A (ja) | 1982-03-15 | 1982-03-15 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57039499A JPS58158754A (ja) | 1982-03-15 | 1982-03-15 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58158754A true JPS58158754A (ja) | 1983-09-21 |
Family
ID=12554734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57039499A Pending JPS58158754A (ja) | 1982-03-15 | 1982-03-15 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158754A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086642A (ja) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | メモリ制御情報設定方式 |
| JPS6398736A (ja) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | アドレス制御回路 |
| JPS63146141A (ja) * | 1986-12-10 | 1988-06-18 | Nec Corp | メモリカ−ド |
| JPS63228281A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | メモリカ−ド |
| JPH01287741A (ja) * | 1988-05-16 | 1989-11-20 | Fujitsu Ltd | レジスタ・アクセス方式 |
| JPH0285942A (ja) * | 1988-09-21 | 1990-03-27 | Hitachi Ltd | データ処理システム |
| JPH0430285A (ja) * | 1990-05-25 | 1992-02-03 | Hitachi Ltd | メモリカードおよびメモリカードを用いるデータ処理システム |
-
1982
- 1982-03-15 JP JP57039499A patent/JPS58158754A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086642A (ja) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | メモリ制御情報設定方式 |
| JPH0562380B2 (ja) * | 1983-10-18 | 1993-09-08 | Fujitsu Ltd | |
| JPS6398736A (ja) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | アドレス制御回路 |
| JPS63146141A (ja) * | 1986-12-10 | 1988-06-18 | Nec Corp | メモリカ−ド |
| JPS63228281A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | メモリカ−ド |
| JPH01287741A (ja) * | 1988-05-16 | 1989-11-20 | Fujitsu Ltd | レジスタ・アクセス方式 |
| JPH0285942A (ja) * | 1988-09-21 | 1990-03-27 | Hitachi Ltd | データ処理システム |
| JPH0430285A (ja) * | 1990-05-25 | 1992-02-03 | Hitachi Ltd | メモリカードおよびメモリカードを用いるデータ処理システム |
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