JPS63228281A - メモリカ−ド - Google Patents
メモリカ−ドInfo
- Publication number
- JPS63228281A JPS63228281A JP62061776A JP6177687A JPS63228281A JP S63228281 A JPS63228281 A JP S63228281A JP 62061776 A JP62061776 A JP 62061776A JP 6177687 A JP6177687 A JP 6177687A JP S63228281 A JPS63228281 A JP S63228281A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- signal line
- attribute
- card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はカードサービスの容器に実装したメモリカード
に関する。
に関する。
（従来の技術）
従来、この種のメモリカードは１個のメモリチップま之
は２個以上のメモリチップと、アドレスデコーダとのみ
から構成されていた。
は２個以上のメモリチップと、アドレスデコーダとのみ
から構成されていた。
（発明が解決しようとする問題点）
上述した従来のメモリカードは、１個のメモリチップま
たは２個以上のメモリチップとアドレスデコーダ回路と
のみから構成されているので、例えばＲＯＭで構成され
たメモリカードとスタティックＲＡＭとで構成されたメ
モリカードのように異なるメモリチップでｓｇされ北メ
モリカードや、Ｎ、ｔばアドレスアクセスタイムのよう
なスピードを表わすＩの異なるメモリカードなどのよう
に、異なるメモリ容量をもつメモリカードを制御部より
識別することは困難であるという欠点があった。
たは２個以上のメモリチップとアドレスデコーダ回路と
のみから構成されているので、例えばＲＯＭで構成され
たメモリカードとスタティックＲＡＭとで構成されたメ
モリカードのように異なるメモリチップでｓｇされ北メ
モリカードや、Ｎ、ｔばアドレスアクセスタイムのよう
なスピードを表わすＩの異なるメモリカードなどのよう
に、異なるメモリ容量をもつメモリカードを制御部より
識別することは困難であるという欠点があった。
本発明の目的は、メモリカード内に１個以上のメモリチ
ップと、チップを選択するためのデコーダ回路とを有し
、カード内のメモリチップの種類、カード内のメモリ容
量、およびメモリのスピードなどのメモリカードとして
の属性データ分生成し、選択されたメモリチップからの
出力データと属性データとのうち、いずれか一方と選択
することによって上記欠点を除去し、スピードの異なる
メモリチップを実装して構成したメモリカードを提供す
ることにある。
ップと、チップを選択するためのデコーダ回路とを有し
、カード内のメモリチップの種類、カード内のメモリ容
量、およびメモリのスピードなどのメモリカードとして
の属性データ分生成し、選択されたメモリチップからの
出力データと属性データとのうち、いずれか一方と選択
することによって上記欠点を除去し、スピードの異なる
メモリチップを実装して構成したメモリカードを提供す
ることにある。
（問題点を解決するなめの手段）
本発明によるメモリカードは、メモリ部と、デコーダ回
路と、属性生成回路と、選択手段とを具備して構成した
ものでちる。
路と、属性生成回路と、選択手段とを具備して構成した
ものでちる。
メモリ部は１個以上のメモリチップから成り、アドレス
デコーダ回路はメモリチップを選択するためのものであ
る。
デコーダ回路はメモリチップを選択するためのものであ
る。
属性生成回路は、メモリチップの１種類、メモリ蓉量、
ならびにメモリスピードなどの属性を生成する虎めのも
のである。
ならびにメモリスピードなどの属性を生成する虎めのも
のである。
選択手段は、選択されたメモリチップからの出力データ
と属性生成回路の出力とのうちのいずれか一方を選択的
て出力するためのものである。
と属性生成回路の出力とのうちのいずれか一方を選択的
て出力するためのものである。
（実施例）
次Ｋ、本発明について図面を用いて説明する。
第１図は、本発明によるメモリカードの一実施例を示す
回路ブロック図である。
回路ブロック図である。
第１図において、１はメモリ部であり、本実施例では８
ケのメモリチップより構成されている。
ケのメモリチップより構成されている。
２１１〜２１８はそれぞれチップイネーブルに対する信
号線でちり、本信号が有効となった場合にはチップイネ
ーブルに対するメモリチップが選択される。２は属性生
成回路であり、属性生成回路２の出力信号ａ２１０は本
実施例のメモリカードが有するメモリ容量、メモリ（別
、ならびにメモリスピードを示す。３はアドレスデコー
ダ回路であり、本カードに対する入力信号線１０１をデ
コードして信号線２１１〜２１８上にチップイネーブル
を生成する。
号線でちり、本信号が有効となった場合にはチップイネ
ーブルに対するメモリチップが選択される。２は属性生
成回路であり、属性生成回路２の出力信号ａ２１０は本
実施例のメモリカードが有するメモリ容量、メモリ（別
、ならびにメモリスピードを示す。３はアドレスデコー
ダ回路であり、本カードに対する入力信号線１０１をデ
コードして信号線２１１〜２１８上にチップイネーブル
を生成する。
信号線１０２上のアドレス信号ば、メモリ部１を構成す
るメモリチップ内の番地を指定する。入力信号線１０３
は本カード内のメモリ選択信号を入力し、入力信号線１
０４は書込み指定信号を入力し、入力信号線１０５は読
出し指定信号を入力し、入力信号線１０６は属性指定信
号を入力する。
るメモリチップ内の番地を指定する。入力信号線１０３
は本カード内のメモリ選択信号を入力し、入力信号線１
０４は書込み指定信号を入力し、入力信号線１０５は読
出し指定信号を入力し、入力信号線１０６は属性指定信
号を入力する。
信号１１１０？上の入出力信号は、双方向のデータ信号
である。１１〜１５けそれぞれ２人力の論理積ゲート、
２１．２２はそれぞれ２人力の論理和ゲート、３１〜３
Ｂはそれぞれ人カバッ７ア回路、４１は双方向バッファ
回路である。メモリ部１に対するデータの書込みは、ア
ドレス信号線１０１ｉ０２でメモリチップおよびメモリ
チップ内番地を指定のうえ、信号線１０３上のメモリ選
択信号、および信号線１０４上の書込み指定信号を有効
とすることくよってメモリ部１に対する信号＃１２０３
上の書込み信号が有効となり、信号線１０７上の双方向
データ信号データが信号線２０６分介してメモリ部１に
書込まれる。
である。１１〜１５けそれぞれ２人力の論理積ゲート、
２１．２２はそれぞれ２人力の論理和ゲート、３１〜３
Ｂはそれぞれ人カバッ７ア回路、４１は双方向バッファ
回路である。メモリ部１に対するデータの書込みは、ア
ドレス信号線１０１ｉ０２でメモリチップおよびメモリ
チップ内番地を指定のうえ、信号線１０３上のメモリ選
択信号、および信号線１０４上の書込み指定信号を有効
とすることくよってメモリ部１に対する信号＃１２０３
上の書込み信号が有効となり、信号線１０７上の双方向
データ信号データが信号線２０６分介してメモリ部１に
書込まれる。
一方、メモリ部１からのデータの読出しは、信号線１０
１，１０２上のアドレス信号でメモリチップおよびメモ
リチップ内番地を指定のうえ、信号＃１０３上のメモリ
選択信号、および信号線１０５上の読出し指定信号を有
効とすることによりメモリ部１から信号Ｗ２０４上への
読出し信号が有効となり、メモリ部１より信号線２０９
上に読出しデータが出力される。信号線２０４上の読出
し信号が有効であるので、上記データは２人力の論理積
ゲート１４と２人力の論理和ゲート２２と金通り、双方
向データ信号として信号線１０７上だ出力される。また
、本カードの属性の読出しは、信号Ｍ１０６上の属性指
定信号と信号線１０Ｓ上の読出し指定信号とを有効とす
ることにより、属性生成回路２から信号線２１Ｇへの出
力信号は２人力の論理積ゲート１５と、２人力の論理和
ゲート２２とを通シ、信号線１０７上へ双方向データ信
号として出力される。
１，１０２上のアドレス信号でメモリチップおよびメモ
リチップ内番地を指定のうえ、信号＃１０３上のメモリ
選択信号、および信号線１０５上の読出し指定信号を有
効とすることによりメモリ部１から信号Ｗ２０４上への
読出し信号が有効となり、メモリ部１より信号線２０９
上に読出しデータが出力される。信号線２０４上の読出
し信号が有効であるので、上記データは２人力の論理積
ゲート１４と２人力の論理和ゲート２２と金通り、双方
向データ信号として信号線１０７上だ出力される。また
、本カードの属性の読出しは、信号Ｍ１０６上の属性指
定信号と信号線１０Ｓ上の読出し指定信号とを有効とす
ることにより、属性生成回路２から信号線２１Ｇへの出
力信号は２人力の論理積ゲート１５と、２人力の論理和
ゲート２２とを通シ、信号線１０７上へ双方向データ信
号として出力される。
（発明の効果）
以上説明し虎ように本発明は、メモリカードに属性生成
回路を備えることにより、そのカードのメモリ容量と、
メモリスピードと、メモリ部を構成するメモリチップが
スタティックＲＡＭであるか、あるいはダイナミックＲ
ＡＭであるか、またはＲＯＭであるかなどのメモリ糧別
とから成る属性を主制御部で容易に識別できるという効
果がある。
回路を備えることにより、そのカードのメモリ容量と、
メモリスピードと、メモリ部を構成するメモリチップが
スタティックＲＡＭであるか、あるいはダイナミックＲ
ＡＭであるか、またはＲＯＭであるかなどのメモリ糧別
とから成る属性を主制御部で容易に識別できるという効
果がある。
第１図は、本発明によるメモリカードの一実施例を示す
概略回路図である。 １・・・メモリ部 ２・・・属性生成回路 ３・・・アドレスデコーダ回路 １１〜１５・参・論理積ゲート ２１〜２２−・・論理和ゲート ３１〜３６の・・入力バッファ回路 ４１・・・双方向バッファ回路
概略回路図である。 １・・・メモリ部 ２・・・属性生成回路 ３・・・アドレスデコーダ回路 １１〜１５・参・論理積ゲート ２１〜２２−・・論理和ゲート ３１〜３６の・・入力バッファ回路 ４１・・・双方向バッファ回路
Claims (1)
- １個以上のメモリチップから成るメモリ部と、前記メモ
リチップを選択するためのアドレスデコーダ回路と、前
記メモリチップの種類、メモリ容量、ならびにメモリス
ピードなどの属性を生成するための属性生成回路と、選
択されたメモリチップからの出力データと前記属性生成
回路の出力とのうちのいずれか一方を選択的に出力する
ための選択手段とを具備して構成したことを特徴とする
メモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061776A JPS63228281A (ja) | 1987-03-17 | 1987-03-17 | メモリカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061776A JPS63228281A (ja) | 1987-03-17 | 1987-03-17 | メモリカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228281A true JPS63228281A (ja) | 1988-09-22 |
Family
ID=13180836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061776A Pending JPS63228281A (ja) | 1987-03-17 | 1987-03-17 | メモリカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228281A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110098U (ja) * | 1989-02-18 | 1990-09-03 | ||
| JPH04178791A (ja) * | 1990-11-13 | 1992-06-25 | Mitsubishi Electric Corp | Ｉｃカード |
| US5566311A (en) * | 1993-06-25 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory controller for reducing pass through current |
| US8161225B2 (en) | 2003-08-06 | 2012-04-17 | Panasonic Corporation | Semiconductor memory card, access device and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158754A (ja) * | 1982-03-15 | 1983-09-21 | Hitachi Ltd | 制御システム |
-
1987
- 1987-03-17 JP JP62061776A patent/JPS63228281A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158754A (ja) * | 1982-03-15 | 1983-09-21 | Hitachi Ltd | 制御システム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110098U (ja) * | 1989-02-18 | 1990-09-03 | ||
| JPH04178791A (ja) * | 1990-11-13 | 1992-06-25 | Mitsubishi Electric Corp | Ｉｃカード |
| US5566311A (en) * | 1993-06-25 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory controller for reducing pass through current |
| US8161225B2 (en) | 2003-08-06 | 2012-04-17 | Panasonic Corporation | Semiconductor memory card, access device and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0778578A3 (en) | A synchronous semiconductor memory integrated circuit, a method for accessing said memory and a system comprising such a memory | |
| JPS63228281A (ja) | メモリカ−ド | |
| JPS5995660A (ja) | デ−タ処理装置 | |
| JPS6471338A (en) | Circuit device for evaluating control signal | |
| KR920003741A (ko) | 비디오 신호 처리방법 | |
| JPS56156978A (en) | Memory control system | |
| KR960015255A (ko) | 공용램 억세스 방법 및 장치 | |
| JPS54156518A (en) | Electronic musical instrument | |
| JPS5467337A (en) | Video memory unit | |
| JPS6428692A (en) | Contrast display circuit for monochromatic display device | |
| JPS55166747A (en) | Data processor | |
| KR940001160A (ko) | 메모리 번지 데이타를 선행 선택하는 신호처리 구조 | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| KR830006734A (ko) | 단 말 장 프 | |
| JPS55102046A (en) | Logic circuit | |
| KR920005294B1 (ko) | 듀얼포트 메모리 소자의 칩인에이블신호 제어회로 | |
| KR950013255A (ko) | 프레임 및 필드 구조에 따른 어드레스 발생장치 | |
| KR920004983A (ko) | 폰트 메모리 리맵 및 뱅크 판독 장치 | |
| KR920001353A (ko) | 프로세서와 코프로세서의 프로세서간 통신방식 | |
| JPS6145334A (ja) | シングルチツプマイクロコンピユ−タ用エミユレ−タ | |
| JPH0378196A (ja) | 半導体集積回路 | |
| JPS648591A (en) | Memory ic | |
| KR920013147A (ko) | 필드버스 인터페이스보드와 퍼스널 컴퓨터와의 접속회로 | |
| JPS56101247A (en) | Audio output device | |
| JPS62236197A (ja) | ランダムアクセスメモリ |