JPH04178791A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JPH04178791A JPH04178791A JP2308170A JP30817090A JPH04178791A JP H04178791 A JPH04178791 A JP H04178791A JP 2308170 A JP2308170 A JP 2308170A JP 30817090 A JP30817090 A JP 30817090A JP H04178791 A JPH04178791 A JP H04178791A
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Links
- 239000000872 buffer Substances 0.000 claims abstract description 82
- 230000005540 biological transmission Effects 0.000 claims abstract 2
- 230000015654 memory Effects 0.000 description 45
- 238000010586 diagram Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/38—Payment protocols; Details thereof
- G06Q20/40—Authorisation, e.g. identification of payer or payee, verification of customer or shop credentials; Review and approval of payers, e.g. check credit lines or negative lists
- G06Q20/409—Device specific authentication in transaction processing
- G06Q20/4097—Device specific authentication in transaction processing using mutual authentication between devices and transaction partners
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は属性情報（ＩＣカードのメモリの種類、容量
、アクセスタイムなど）を出力する回路を有するＩＣカ
ードに関するものである。
、アクセスタイムなど）を出力する回路を有するＩＣカ
ードに関するものである。
［従来の技術］
第４図は従来のこの種のＩＣカードで、記憶手段として
読み出し専用半導体記憶装置（以下ＲＯＭメモリという
）を用いた例を示すブロック図である６第４図において
（１）はコネクタ、（２）はモードコントロール回路、
（３）はアドレスデコーダ、 （４） 〜（７）はＲＯ
Ｍメモリ、（８）はアドレス人力バッファ、（９）はデ
ータ出力パッファ、 （１０）はプルアップもしくは
プルダウン抵抗１．（１１）は属性出力バッファである
。
読み出し専用半導体記憶装置（以下ＲＯＭメモリという
）を用いた例を示すブロック図である６第４図において
（１）はコネクタ、（２）はモードコントロール回路、
（３）はアドレスデコーダ、 （４） 〜（７）はＲＯ
Ｍメモリ、（８）はアドレス人力バッファ、（９）はデ
ータ出力パッファ、 （１０）はプルアップもしくは
プルダウン抵抗１．（１１）は属性出力バッファである
。
コネクタ（１）を介して入力されたモードコントロール
信号（２１）とカードイネーブル信号（２２）がモード
コントロール回路（２）に入力される。モードコントロ
ール回路（２）の出力の一つはメモリイネーブル信号（
２３）で、この信号はアドレスデコーダ（３）およびデ
ータ出力バッファ（９）に入力される。アドレスデコー
ダ（３）およびアドレス人力バッファ（８）にはコネク
タ（１）を介してアドレス信号（２６）が入力される。
信号（２１）とカードイネーブル信号（２２）がモード
コントロール回路（２）に入力される。モードコントロ
ール回路（２）の出力の一つはメモリイネーブル信号（
２３）で、この信号はアドレスデコーダ（３）およびデ
ータ出力バッファ（９）に入力される。アドレスデコー
ダ（３）およびアドレス人力バッファ（８）にはコネク
タ（１）を介してアドレス信号（２６）が入力される。
アドレスデコーダ（３）からはチップイネーブル信号（
２５）が出力され、ＲＯＭメモリ（４）〜（７）の一つ
が動作状態にされる。またアドレス人カパツファ（８）
からはバッファ後アドレス信号（２７）がＲＯＭメモリ
（４）〜（７）に入力される。ＲＯＭメモリ（４）〜（
７）からの出力であるデータ信号（２８）はデータ出力
バッファ（９）を介してデータ信号（２９）としてコネ
クタ（１）に出力される。
２５）が出力され、ＲＯＭメモリ（４）〜（７）の一つ
が動作状態にされる。またアドレス人カパツファ（８）
からはバッファ後アドレス信号（２７）がＲＯＭメモリ
（４）〜（７）に入力される。ＲＯＭメモリ（４）〜（
７）からの出力であるデータ信号（２８）はデータ出力
バッファ（９）を介してデータ信号（２９）としてコネ
クタ（１）に出力される。
モードコントロール回路（２）の出力のもう一つは属憔
出力バッファイネーブル信号（２４）で。
出力バッファイネーブル信号（２４）で。
この信号は属性出力バッファ（１１）に入力される。属
性出力バッファ（１１）には属性情報を設定するために
、ビン数に応じて設定された数の、プルアップもしくは
プルダウン抵抗（１０）が接続されている。属性情報を
伝達する属性データ信号（３０）は属性出力バッファ（
１１）を介してデータ信号（２９）としてコネクタ（１
）に出力される。
性出力バッファ（１１）には属性情報を設定するために
、ビン数に応じて設定された数の、プルアップもしくは
プルダウン抵抗（１０）が接続されている。属性情報を
伝達する属性データ信号（３０）は属性出力バッファ（
１１）を介してデータ信号（２９）としてコネクタ（１
）に出力される。
次に動作について説明する。
モードコントロール回路（２）は２種の入力、すなわち
モードコントロール信号（２１）とカードイネーブル信
号（２２）によって制御され、カードイネーブル信号（
２２）が”Ｈ”レベルのときはモードコントロール信号
（２１）のレベルに関係なく、メモリイネーブル信号（
２３）はアドレスデコーダ（３）及びデータ出力バッフ
ァ（９）を動作可能状態にさせないし、属性出力バッフ
ァイネーブル信号（２４）は属性出力バッファ（１１）
を動作可能状態にさせない（以下このように、ある信号
が回路手段を動作可能状態にさせない場合を「信号が非
活性状態である」と表現する。逆に、ある信号が回路手
段を動作可能状態にさせる場合を「信号が活性状態であ
る」と表現する）、またカードイネーブル信号（２２）
が”Ｌ″レベル、モードコントロール信号（２１）が”
Ｈ”レベルであればメモリイネーブル信号（２３）が活
性状態、属性出力バッファイネーブル信号（２４）は非
活性状態となる。さらにカードイネーブル信号（２２）
が”Ｌ”レベルで、モードコントロール信号（２１）が
”Ｌ″レベルあれば属性出力バッファイネーブル信号（
２４）は活性状態、メモリイネーブル信号（２３）が非
活性状態となる。
モードコントロール信号（２１）とカードイネーブル信
号（２２）によって制御され、カードイネーブル信号（
２２）が”Ｈ”レベルのときはモードコントロール信号
（２１）のレベルに関係なく、メモリイネーブル信号（
２３）はアドレスデコーダ（３）及びデータ出力バッフ
ァ（９）を動作可能状態にさせないし、属性出力バッフ
ァイネーブル信号（２４）は属性出力バッファ（１１）
を動作可能状態にさせない（以下このように、ある信号
が回路手段を動作可能状態にさせない場合を「信号が非
活性状態である」と表現する。逆に、ある信号が回路手
段を動作可能状態にさせる場合を「信号が活性状態であ
る」と表現する）、またカードイネーブル信号（２２）
が”Ｌ″レベル、モードコントロール信号（２１）が”
Ｈ”レベルであればメモリイネーブル信号（２３）が活
性状態、属性出力バッファイネーブル信号（２４）は非
活性状態となる。さらにカードイネーブル信号（２２）
が”Ｌ”レベルで、モードコントロール信号（２１）が
”Ｌ″レベルあれば属性出力バッファイネーブル信号（
２４）は活性状態、メモリイネーブル信号（２３）が非
活性状態となる。
従ってこの種のＩＣカードは３種類の出力状態が設定さ
れる。すなわち、 （Ａ）スタンバイ状態 この状態はメモリイネーブル信号（２３）及び属性出力
バッファイネーブル信号（２４）が非活性状態であり、
アドレスデコーダ（３）およびそれに接続されているＲ
ＯＭメモリ（４）〜（７）、データ出力バッファ（９）
、さらに属性出力バッファ（１１）は動作可能状態には
なく、データ信号（２９）が高インピーダンスに保たれ
た状態である。この状態とするためにはカードイネーブ
ル信号（２２）をＩＩＨＩＩ レベルとすればよい。
れる。すなわち、 （Ａ）スタンバイ状態 この状態はメモリイネーブル信号（２３）及び属性出力
バッファイネーブル信号（２４）が非活性状態であり、
アドレスデコーダ（３）およびそれに接続されているＲ
ＯＭメモリ（４）〜（７）、データ出力バッファ（９）
、さらに属性出力バッファ（１１）は動作可能状態には
なく、データ信号（２９）が高インピーダンスに保たれ
た状態である。この状態とするためにはカードイネーブ
ル信号（２２）をＩＩＨＩＩ レベルとすればよい。
（Ｂ）ＲＯＭメモリ読出し
この状態はＲＯＭメモリからのデータ読出し状態で、メ
モリイネーブル信号（２３）が活性状態でアドレスデコ
ーダ（３）とデータ出力バッファ（９）とが動作可能状
態にあり、属性出力バッファ（１１）は動作可能状態に
はない、このときＲ，０Ｍメモリ（４）〜（７）のうち
のいずれか一つがアドレス信号（２６）の上位アドレス
によって選択され、チップイネーブル信号（２５）によ
り動作可能状態にされ、さらに下位アドレスによりアク
セスされたデータがデータ信号（２８）に読出され、デ
ータ出力バッファ（９）を介してデータ信号（２９）と
してコネクタ（１）に出力される。この状態とするため
にはカードイネーブル信号（２２）を”Ｌ″レベルし、
かつモードコントロール信号（２１）を″Ｈ″レベルと
する。なおこのとき属性出力バッファ（１１）は動作可
能状態にはないので、その出力は高インピーダンスに保
たれるため、上記ＲＯＭメモリからのデータ読出しに支
障はない。
モリイネーブル信号（２３）が活性状態でアドレスデコ
ーダ（３）とデータ出力バッファ（９）とが動作可能状
態にあり、属性出力バッファ（１１）は動作可能状態に
はない、このときＲ，０Ｍメモリ（４）〜（７）のうち
のいずれか一つがアドレス信号（２６）の上位アドレス
によって選択され、チップイネーブル信号（２５）によ
り動作可能状態にされ、さらに下位アドレスによりアク
セスされたデータがデータ信号（２８）に読出され、デ
ータ出力バッファ（９）を介してデータ信号（２９）と
してコネクタ（１）に出力される。この状態とするため
にはカードイネーブル信号（２２）を”Ｌ″レベルし、
かつモードコントロール信号（２１）を″Ｈ″レベルと
する。なおこのとき属性出力バッファ（１１）は動作可
能状態にはないので、その出力は高インピーダンスに保
たれるため、上記ＲＯＭメモリからのデータ読出しに支
障はない。
（Ｃ）属性出力データ読出し
この状態は属性情報の読出し状態で、アドレスデコーダ
（３）およびデータ出力バッファ（９）は動作可能状態
にはなく、属性出力バツファイネ−プル信号（２４）が
活性状態で、属性出力バッファ（１１）は動作可能状態
である。このときＲＯＭメモリ（４）〜（７）の全てが
動作状態にはなく高インピーダンスの状態に保たれ、プ
ルアップもしくはプルダウン抵抗（１０）によって設定
されたレベルが属性出力データとしてデータ信号（２９
）に読出される。
（３）およびデータ出力バッファ（９）は動作可能状態
にはなく、属性出力バツファイネ−プル信号（２４）が
活性状態で、属性出力バッファ（１１）は動作可能状態
である。このときＲＯＭメモリ（４）〜（７）の全てが
動作状態にはなく高インピーダンスの状態に保たれ、プ
ルアップもしくはプルダウン抵抗（１０）によって設定
されたレベルが属性出力データとしてデータ信号（２９
）に読出される。
この状態とするためにはカードイネーブル信号（２２）
を″Ｌ″レベルとし、かつモードコントロール信号（２
１）を”Ｌ″レベルする。
を″Ｌ″レベルとし、かつモードコントロール信号（２
１）を”Ｌ″レベルする。
なお、アドレス人力バッファ（８）およびデータ出力バ
ッファ（９）はコネクタ（１）から見たときの負荷を減
らしインターフェイス特性を向上させる上で必要なもの
である。
ッファ（９）はコネクタ（１）から見たときの負荷を減
らしインターフェイス特性を向上させる上で必要なもの
である。
第５図は第４図のＢ部を具体的に示した回路図である。
第５図においては０部、Ｄ部およびアドレスデコーダの
機能の一部でモードコントロール回路（２）が構成され
ている。
機能の一部でモードコントロール回路（２）が構成され
ている。
また第６図は特開昭６３−２３７１９１号公報に示され
たブロック図である。第６図においてメモリＩＣカード
を取り扱う上位装置からアクセス要求信号５０、番地選
択信号５１、書込みデータ５２が転送され、制御回路５
３で受信する。制御回路５３はメモリＩＣカード内の全
てを制御する。メモリ素子アレイ５４、属性信号設定回
路５５、属性信号制御回路５６へそれぞれの制御信号５
７．５９が制御回路５３から与えられる。メモリ素子ア
レイ５４からは読出しデータ５９が出力される。属性信
号設定回路５５では、スイッチ等によってメモリＩＣカ
ードの属性を表示する信号を設定し、その設定信号５８
を属性信号制御回路５６へ送る。属性信号制御回路５６
では各種の属性信号の制御を行い、その出力信号６０が
上位装置へ転送される。
たブロック図である。第６図においてメモリＩＣカード
を取り扱う上位装置からアクセス要求信号５０、番地選
択信号５１、書込みデータ５２が転送され、制御回路５
３で受信する。制御回路５３はメモリＩＣカード内の全
てを制御する。メモリ素子アレイ５４、属性信号設定回
路５５、属性信号制御回路５６へそれぞれの制御信号５
７．５９が制御回路５３から与えられる。メモリ素子ア
レイ５４からは読出しデータ５９が出力される。属性信
号設定回路５５では、スイッチ等によってメモリＩＣカ
ードの属性を表示する信号を設定し、その設定信号５８
を属性信号制御回路５６へ送る。属性信号制御回路５６
では各種の属性信号の制御を行い、その出力信号６０が
上位装置へ転送される。
［発明が解決しようとする課題］
従来のＩＣカードは以上の様に構成されているので、次
の様な問題点があった。すなわち第１の従来例ではＲＯ
Ｍメモリからのデータ読出しのための出力バッファと属
性出力データ読出しのための属性出力バッファとが別に
なっており、また第２の従来例ではメモリ素子アレイの
出力系統が属性信号設定回路と属性出力バッファを含む
と考えられる属性信号制御回路とからなる出力系統とは
異なっており、共に構成部品が多くなり、ＩＣカードの
回路構成が複雑になって信頼性に劣る場合があった。こ
の発明は上記のような問題点を解決するためになされた
もので、ＩＣカードの構成部品を削減し回路構成を簡略
化しつつ、属性情報を出力する回路を構成し信頼性を向
上させることを目的とするものである。
の様な問題点があった。すなわち第１の従来例ではＲＯ
Ｍメモリからのデータ読出しのための出力バッファと属
性出力データ読出しのための属性出力バッファとが別に
なっており、また第２の従来例ではメモリ素子アレイの
出力系統が属性信号設定回路と属性出力バッファを含む
と考えられる属性信号制御回路とからなる出力系統とは
異なっており、共に構成部品が多くなり、ＩＣカードの
回路構成が複雑になって信頼性に劣る場合があった。こ
の発明は上記のような問題点を解決するためになされた
もので、ＩＣカードの構成部品を削減し回路構成を簡略
化しつつ、属性情報を出力する回路を構成し信頼性を向
上させることを目的とするものである。
［課題を解決するための手段］
この発明に係わるＩＣカードは入力信号に基づいて記憶
手段が非活性でかつこの記憶手段の出力バッファ或は入
出力バッファが活性であるような動作状態にする制御手
段を設けると共に、上記記憶手段と上記出力バッファ或
は入出力バッファとの間に属性情報を設定するための回
路要素を設けた。
手段が非活性でかつこの記憶手段の出力バッファ或は入
出力バッファが活性であるような動作状態にする制御手
段を設けると共に、上記記憶手段と上記出力バッファ或
は入出力バッファとの間に属性情報を設定するための回
路要素を設けた。
［作用］
以上のように構成されたＩＣカードは記憶手段が非活性
でかつこの記憶手段の、出力バッファ或は入出力バッフ
ァが活性であるような動作状態のとき、回路要素により
設定された属性情報が上記出力バッファ或は入出力バッ
ファを介して送受信手段に出力される。
でかつこの記憶手段の、出力バッファ或は入出力バッフ
ァが活性であるような動作状態のとき、回路要素により
設定された属性情報が上記出力バッファ或は入出力バッ
ファを介して送受信手段に出力される。
〔発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明のＩＣカードで、記憶手段としてＲＯ
Ｍメモリを用いた例を示すブロック図であり、（１）〜
（１０）は従来例とおなじであるので説明を省略する。
Ｍメモリを用いた例を示すブロック図であり、（１）〜
（１０）は従来例とおなじであるので説明を省略する。
第１図において従来例と異なるところは属性出力バッフ
ァ（１１）が省略されたことと、属性情報を設定するた
めの回路要素、たとえばプルアップもしくはプルダウン
抵抗（ｌＯ）がＲＯＭメモリ（４）〜（７）のデータ端
子とデータ出力バッファ（９）との間に配置されたこと
である。
ァ（１１）が省略されたことと、属性情報を設定するた
めの回路要素、たとえばプルアップもしくはプルダウン
抵抗（ｌＯ）がＲＯＭメモリ（４）〜（７）のデータ端
子とデータ出力バッファ（９）との間に配置されたこと
である。
ＩＣカードの送受信手段、たとえばコネクタ（１）を介
して入力されたモードコントロール信号（２１）とカー
ドイネーブル信号（２２）が制御手段、たとえばモード
コントロール回路（２）に入力される。モードコントロ
ール回路（２）の出力の一つはメモリイネーブル信号（
２３）で、この信号はアドレスデコーダ（３）のみに入
力される。
して入力されたモードコントロール信号（２１）とカー
ドイネーブル信号（２２）が制御手段、たとえばモード
コントロール回路（２）に入力される。モードコントロ
ール回路（２）の出力の一つはメモリイネーブル信号（
２３）で、この信号はアドレスデコーダ（３）のみに入
力される。
モードコントロール回路（２）の出力のもう一つは出力
バッファイネーブル信号（２４ａ）で、この信号はデー
タ出力バッファ（９）に入力される。
バッファイネーブル信号（２４ａ）で、この信号はデー
タ出力バッファ（９）に入力される。
アドレスデコーダ（３）およびアドレス人力バッファ（
８）にはコネクタ（１）を介してアドレス信号（２６）
が入力される。アドレスデコーダ（３）からはチップイ
ネーブル信号（２５）が出力され、半導体記憶素子、た
とえばＲＯＭメモリ（４）〜（７）の一つが動作状態に
されると共にアドレス人力バッファ（８）からはバッフ
ァ後アドレス信号（２７）がＲＯＭメモＩＪ （４）
〜（７）ｔ：入力され、出力データが指定される。ＲＯ
Ｍメモリ（４）〜（７）からの出力であるデータ信号（
２８）はビン数に応じて設定された数の、プルアップも
しくはプルダウン抵抗（１０）とデータ出力バッファ（
９）とを介してデータ信号（２９）としてコネクタ（１
）に出力される。
８）にはコネクタ（１）を介してアドレス信号（２６）
が入力される。アドレスデコーダ（３）からはチップイ
ネーブル信号（２５）が出力され、半導体記憶素子、た
とえばＲＯＭメモリ（４）〜（７）の一つが動作状態に
されると共にアドレス人力バッファ（８）からはバッフ
ァ後アドレス信号（２７）がＲＯＭメモＩＪ （４）
〜（７）ｔ：入力され、出力データが指定される。ＲＯ
Ｍメモリ（４）〜（７）からの出力であるデータ信号（
２８）はビン数に応じて設定された数の、プルアップも
しくはプルダウン抵抗（１０）とデータ出力バッファ（
９）とを介してデータ信号（２９）としてコネクタ（１
）に出力される。
また出力バッファイネーブル信号（２４ａ）によりデー
タ出力バッファ（９）が活性状態にされかつメモリイネ
ーブル信号（２３）によりＲＯＭメモリ（４）〜（７）
が非活性状態にされた動作状態においては、プルアップ
もしくはプルダウン抵抗（ｌＯ）により設定された属性
情報の属性データ信号がデータ出力バッファく９）を介
してデータ信号（２９）としてコネクタ（１）に出力さ
れる。
タ出力バッファ（９）が活性状態にされかつメモリイネ
ーブル信号（２３）によりＲＯＭメモリ（４）〜（７）
が非活性状態にされた動作状態においては、プルアップ
もしくはプルダウン抵抗（ｌＯ）により設定された属性
情報の属性データ信号がデータ出力バッファく９）を介
してデータ信号（２９）としてコネクタ（１）に出力さ
れる。
次に動作について説明する。
モードコントロール回路（２）は２種の入力、すなわち
モードコントロール信号（２１）とカードイネーブル信
号（２２）によって制御され、カードイネーブル信号（
２２）がＨ”レベルのときはモードコントロール信号（
２１）のレベルに関係なく、メモリイネーブル信号（２
３）及び出力バッファイネーブル信号（２４ａ）は共に
非活性状態となる。またカードイネーブル信号（２２）
が”Ｌ”レベルのときは、モードコントロール信号（２
１）がＨ” レベルであればメモリイネーブル信号（２
３）及び出力バッファイネーブル（ｆｆ号（２４ａ）は
共に活性状態となる。そしてカードイネーブル信号（２
２）が”Ｌ″レベル、モードコントロール信号（２１）
が”Ｌ″レベルあればメモリイネーブル信号（２３）が
非活性状態となり、出力バッファイネーブル信号（２４
ａ）は活性状態となるる。
モードコントロール信号（２１）とカードイネーブル信
号（２２）によって制御され、カードイネーブル信号（
２２）がＨ”レベルのときはモードコントロール信号（
２１）のレベルに関係なく、メモリイネーブル信号（２
３）及び出力バッファイネーブル信号（２４ａ）は共に
非活性状態となる。またカードイネーブル信号（２２）
が”Ｌ”レベルのときは、モードコントロール信号（２
１）がＨ” レベルであればメモリイネーブル信号（２
３）及び出力バッファイネーブル（ｆｆ号（２４ａ）は
共に活性状態となる。そしてカードイネーブル信号（２
２）が”Ｌ″レベル、モードコントロール信号（２１）
が”Ｌ″レベルあればメモリイネーブル信号（２３）が
非活性状態となり、出力バッファイネーブル信号（２４
ａ）は活性状態となるる。
この発明によるＩＣカードについても従来のＩＣカード
と同様に３種類の状態が存在する。すなわち、 （Ａ）スタンバイ状態 この状態はメモリイネーブル信号（２３）及び出力バッ
ファイネーブル信号（２４ａ）は共に非活性状態であり
、アドレスデコーダ（３）およびそれに接続されている
ＲＯＭメモリ（４）〜（７）。
と同様に３種類の状態が存在する。すなわち、 （Ａ）スタンバイ状態 この状態はメモリイネーブル信号（２３）及び出力バッ
ファイネーブル信号（２４ａ）は共に非活性状態であり
、アドレスデコーダ（３）およびそれに接続されている
ＲＯＭメモリ（４）〜（７）。
データ出力バッファ（９）は動作可能状態にはなく、デ
ータ信号（２９）は高インピーダンスに保たれた状態で
ある。
ータ信号（２９）は高インピーダンスに保たれた状態で
ある。
この状態とするためにはカードイネーブル信号（２２）
を”Ｈ″レベルすればよい。
を”Ｈ″レベルすればよい。
（Ｂ）ＲＯＭメモリ読出し
この状態はＲＯＭメモリの読出し状態で、アドレスデコ
ーダ（３）及びデータ出力バッファ（９）は動作可能状
態にある。
ーダ（３）及びデータ出力バッファ（９）は動作可能状
態にある。
この状態とするためにはカードイネーブル信号（２２）
を′Ｌ″レベルとし、かつモードコントロール信号（２
１）を″Ｈ″レベルとするにのときアドレス信号（２６
）の上位アドレスによってＲＯＭメモリ（４）〜（７）
のうちのいずれか一つがチップイネーブル信号（２５）
により選択され、さらに下位アドレスによりアクセスさ
れたデータがデータ信号（２８）に読出され、データ出
力バッファ（９）を介してデータ信号（２９）としてコ
ネクタ（１）に出力される。
を′Ｌ″レベルとし、かつモードコントロール信号（２
１）を″Ｈ″レベルとするにのときアドレス信号（２６
）の上位アドレスによってＲＯＭメモリ（４）〜（７）
のうちのいずれか一つがチップイネーブル信号（２５）
により選択され、さらに下位アドレスによりアクセスさ
れたデータがデータ信号（２８）に読出され、データ出
力バッファ（９）を介してデータ信号（２９）としてコ
ネクタ（１）に出力される。
このときデータ信号（２９）はＲＯＭメモリ（４）〜（
７）のうちのいずれか一つで駆動されているが、プルア
ップもしくはプルダウン抵抗（１０）が以上の動作に影
響を与えることはない、これを第２図を用いて説明する
。第２図はＲＯＭの出力回路（４０）が、たとえば０Ｍ
Ｏ５で構成され、ＲＯＭのデータ端子とデータ出力バッ
ファ（９）との間にプルアップ抵抗（１０）が接続され
た場合の回路図である。第２図においてＲＯＭ内部メモ
リＩＣ（旧）からの信号が”Ｌ”レベルを出力すれば、
Ｐチャンネルトランジスタ（以下ＰｃｈＴｒという）は
オフ、Ｎチャンネルトランジスタ（以下Ｎ ｃｈＴ ｒ
という）はオンする。プルアップ抵抗（１０）から流れ
る電流がＮｃｈＴｒの電流吸収能力以下になるように、
プルアップ抵抗（１０）の抵抗値が設定されていれば、
ＮｃｈＴｒはプルアップ抵抗（１０）かもなかれる電流
を吸収し、データ出力バッファ（９）には”Ｌ”レベル
の信号が伝達される。またＲＯＭ内部メモリＩＣ（４１
）からの信号が″Ｈ″レベルを出力すれば、Ｐ ｃｈＴ
ｒはオン、ＮｃｈＴはオフでプルアップ抵抗（ｌＯ）
からの電流流入はなくデータ出力バッファ（９）には”
Ｈ”レベルの信号が伝達される。同様にプルダウン抵抗
が接続された場合においても、ＲＯＭの出力回路（４０
）からの信号が変化せずデータ出力バッファ（９）に伝
達される。
７）のうちのいずれか一つで駆動されているが、プルア
ップもしくはプルダウン抵抗（１０）が以上の動作に影
響を与えることはない、これを第２図を用いて説明する
。第２図はＲＯＭの出力回路（４０）が、たとえば０Ｍ
Ｏ５で構成され、ＲＯＭのデータ端子とデータ出力バッ
ファ（９）との間にプルアップ抵抗（１０）が接続され
た場合の回路図である。第２図においてＲＯＭ内部メモ
リＩＣ（旧）からの信号が”Ｌ”レベルを出力すれば、
Ｐチャンネルトランジスタ（以下ＰｃｈＴｒという）は
オフ、Ｎチャンネルトランジスタ（以下Ｎ ｃｈＴ ｒ
という）はオンする。プルアップ抵抗（１０）から流れ
る電流がＮｃｈＴｒの電流吸収能力以下になるように、
プルアップ抵抗（１０）の抵抗値が設定されていれば、
ＮｃｈＴｒはプルアップ抵抗（１０）かもなかれる電流
を吸収し、データ出力バッファ（９）には”Ｌ”レベル
の信号が伝達される。またＲＯＭ内部メモリＩＣ（４１
）からの信号が″Ｈ″レベルを出力すれば、Ｐ ｃｈＴ
ｒはオン、ＮｃｈＴはオフでプルアップ抵抗（ｌＯ）
からの電流流入はなくデータ出力バッファ（９）には”
Ｈ”レベルの信号が伝達される。同様にプルダウン抵抗
が接続された場合においても、ＲＯＭの出力回路（４０
）からの信号が変化せずデータ出力バッファ（９）に伝
達される。
（Ｃ）属性出力データ読出し
この状態は属性情報の読出し状態で、アドレスデコーダ
（３）は非活性状態であり、データ出力バッファ（９）
が活性状態である。
（３）は非活性状態であり、データ出力バッファ（９）
が活性状態である。
この状態とするためにはカードイネーブル１号（２２）
をＬ” レベルとし、かつモードコントロール信号（２
１）を”Ｌ” レベルとする。このときＲＯＭメモリ（
４）〜（７）の全てが動作せず、高インピーダンスの状
態に保たれる。従ってデータ信号（２８）はプルアップ
もしくはプルダウン抵抗（１０）によって設定されたレ
ベルとなる。それゆえ、データ信号（２８）の情報が属
性情報としてデータ出力バッファ（９）を介して読み出
され、データ信号（２９）としてコネクタ（１）に出力
される。また第３図は第１図のＡ部を具体的に示した回
路図である。第３図においてはアドレスデコーダの機能
の一部でモードコントロール回路（２）が構成されてい
る。
をＬ” レベルとし、かつモードコントロール信号（２
１）を”Ｌ” レベルとする。このときＲＯＭメモリ（
４）〜（７）の全てが動作せず、高インピーダンスの状
態に保たれる。従ってデータ信号（２８）はプルアップ
もしくはプルダウン抵抗（１０）によって設定されたレ
ベルとなる。それゆえ、データ信号（２８）の情報が属
性情報としてデータ出力バッファ（９）を介して読み出
され、データ信号（２９）としてコネクタ（１）に出力
される。また第３図は第１図のＡ部を具体的に示した回
路図である。第３図においてはアドレスデコーダの機能
の一部でモードコントロール回路（２）が構成されてい
る。
なお、以上の説明においてはＲＯＭメモリを内蔵するカ
ード例にとって説明したが、ＳＲＡＭ、ＥＥＰＲＯＭ、
ＯＴＰＲＯＭ等の記憶手段を用いてもよく、同様の回路
を構成することができる。
ード例にとって説明したが、ＳＲＡＭ、ＥＥＰＲＯＭ、
ＯＴＰＲＯＭ等の記憶手段を用いてもよく、同様の回路
を構成することができる。
この際５ＲＡＭのような書き込み可能な記憶手段を使用
する場合はそのデータ端子に出力バッファに換えて入出
力バッファが接続される。
する場合はそのデータ端子に出力バッファに換えて入出
力バッファが接続される。
またこの発明の回路はハイブリッドＩＣとして構成して
もよいし、半導体基板上にモノリシックＩＣとして構成
してもよい。
もよいし、半導体基板上にモノリシックＩＣとして構成
してもよい。
［発明の効果］
この発明によればデータ出力バッファは属性出力バッフ
ァの動作を兼ね備えたものとなりＩＣカードの構成部品
が削減されて信頼性が向上するという効果がある。
ァの動作を兼ね備えたものとなりＩＣカードの構成部品
が削減されて信頼性が向上するという効果がある。
第１図はこの発明のＩＣカードを示すブロック図、第２
図はこの発明の回路要素部の回路図、第３図はこの発明
の要部の回路図、第４図は従来例を示したブロック図、
第５図は従来例の要部の回路図、第６図は他の従来例を
示したブロック図である。 図において、（４）〜（７）は記憶手段、（９）は出力
バッファ、（１）は送受信手段、（２）は制御手段、（
１０）は回路要素である。 なお図中、同一符号は同一、又は相当部分を示す。
図はこの発明の回路要素部の回路図、第３図はこの発明
の要部の回路図、第４図は従来例を示したブロック図、
第５図は従来例の要部の回路図、第６図は他の従来例を
示したブロック図である。 図において、（４）〜（７）は記憶手段、（９）は出力
バッファ、（１）は送受信手段、（２）は制御手段、（
１０）は回路要素である。 なお図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 データを記憶する記憶手段と、 この記憶手段のデータ端子と接続された上記記憶手段の
、出力バッファ或は入出力バッファと、端末装置と信号
を送受信する送受信手段と、この送受信手段からの入力
信号に基づいて、上記記憶手段が非活性でかつ上記出力
バッファ或は入出力バッファが活性であるような動作状
態にする制御手段と、 上記記憶手段と上記出力バッファ或は入出力バッファと
の間に配置され、属性情報を設定する回路要素とを備え
たＩＣカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2308170A JPH04178791A (ja) | 1990-11-13 | 1990-11-13 | Ｉｃカード |
| GB9124027A GB2250361B (en) | 1990-11-13 | 1991-11-12 | IC card |
| DE4137336A DE4137336C2 (de) | 1990-11-13 | 1991-11-13 | IC-Karte |
| US08/234,614 US5426432A (en) | 1990-11-13 | 1994-04-28 | IC card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2308170A JPH04178791A (ja) | 1990-11-13 | 1990-11-13 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178791A true JPH04178791A (ja) | 1992-06-25 |
Family
ID=17977746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2308170A Pending JPH04178791A (ja) | 1990-11-13 | 1990-11-13 | Ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5426432A (ja) |
| JP (1) | JPH04178791A (ja) |
| DE (1) | DE4137336C2 (ja) |
| GB (1) | GB2250361B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006107049A (ja) * | 2004-10-04 | 2006-04-20 | Toshiba Corp | 半導体装置及びその半導体装置を備えたメモリカード |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324949A (ja) * | 1992-05-20 | 1993-12-10 | Mitsubishi Electric Corp | Ｉｃカード入出力制御回路 |
| JPH0628264A (ja) * | 1992-07-10 | 1994-02-04 | Mitsubishi Electric Corp | 半導体記憶装置及びそのアクセス方法 |
| US5682027A (en) * | 1992-10-26 | 1997-10-28 | Intellect Australia Pty Ltd. | System and method for performing transactions and a portable intelligent device therefore |
| EP0711441A1 (en) * | 1993-07-30 | 1996-05-15 | Intellect Australia Pty. Ltd. | Device and method for ic cards |
| US6145739A (en) * | 1993-10-26 | 2000-11-14 | Intellect Australia Pty Ltd. | System and method for performing transactions and an intelligent device therefor |
| JP2845839B2 (ja) * | 1996-09-25 | 1999-01-13 | 静岡日本電気株式会社 | 無線選択呼出受信機 |
| US6279114B1 (en) | 1998-11-04 | 2001-08-21 | Sandisk Corporation | Voltage negotiation in a single host multiple cards system |
| US6901457B1 (en) | 1998-11-04 | 2005-05-31 | Sandisk Corporation | Multiple mode communications system |
| GB9925227D0 (en) | 1999-10-25 | 1999-12-22 | Internet Limited | Data storage retrieval and access system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228281A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | メモリカ−ド |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4025906A (en) * | 1975-12-22 | 1977-05-24 | Honeywell Information Systems, Inc. | Apparatus for identifying the type of devices coupled to a data processing system controller |
| CA1150426A (en) * | 1980-10-03 | 1983-07-19 | Robert H. Joyce | Buffering speech signals in a tasi system |
| JP2564480B2 (ja) * | 1985-07-16 | 1996-12-18 | カシオ計算機株式会社 | Ｉｃカ−ドシステム |
| JPS63238663A (ja) * | 1987-03-26 | 1988-10-04 | Mitsubishi Electric Corp | 情報伝送システム |
| JPH0259937A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Maxell Ltd | Ｉｃカード |
-
1990
- 1990-11-13 JP JP2308170A patent/JPH04178791A/ja active Pending
-
1991
- 1991-11-12 GB GB9124027A patent/GB2250361B/en not_active Expired - Lifetime
- 1991-11-13 DE DE4137336A patent/DE4137336C2/de not_active Expired - Fee Related
-
1994
- 1994-04-28 US US08/234,614 patent/US5426432A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228281A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | メモリカ−ド |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006107049A (ja) * | 2004-10-04 | 2006-04-20 | Toshiba Corp | 半導体装置及びその半導体装置を備えたメモリカード |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4137336A1 (de) | 1992-05-14 |
| GB2250361B (en) | 1994-06-15 |
| DE4137336C2 (de) | 1994-07-28 |
| US5426432A (en) | 1995-06-20 |
| GB9124027D0 (en) | 1992-01-02 |
| GB2250361A (en) | 1992-06-03 |
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