JPH04347786A - Ｉｃメモリ内蔵記憶媒体 - Google Patents
Ｉｃメモリ内蔵記憶媒体Info
- Publication number
- JPH04347786A JPH04347786A JP3120351A JP12035191A JPH04347786A JP H04347786 A JPH04347786 A JP H04347786A JP 3120351 A JP3120351 A JP 3120351A JP 12035191 A JP12035191 A JP 12035191A JP H04347786 A JPH04347786 A JP H04347786A
- Authority
- JP
- Japan
- Prior art keywords
- mask rom
- inverted
- signal
- control circuit
- main body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 22
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ（集積回路）メモ
リを内蔵した記憶媒体に関し、とくに固定データを記憶
するマスクＲＯＭ（リード・オンリー・メモリ）と、そ
の他のＩＣメモリを内蔵し、これらのＩＣメモリを切り
換えて使用する記憶媒体に関する。
リを内蔵した記憶媒体に関し、とくに固定データを記憶
するマスクＲＯＭ（リード・オンリー・メモリ）と、そ
の他のＩＣメモリを内蔵し、これらのＩＣメモリを切り
換えて使用する記憶媒体に関する。
【０００２】
【従来の技術】従来、複数のＩＣメモリを内蔵した記憶
媒体においては、例えばマスクＲＯＭとＥＥＰＲＯＭを
内蔵したもの、マスクＲＯＭとＳＲＡＭを内蔵したもの
等が知られている。以下、その例としてマスクＲＯＭと
ＥＥＰＲＯＭを内蔵した記憶媒体について説明する。
媒体においては、例えばマスクＲＯＭとＥＥＰＲＯＭを
内蔵したもの、マスクＲＯＭとＳＲＡＭを内蔵したもの
等が知られている。以下、その例としてマスクＲＯＭと
ＥＥＰＲＯＭを内蔵した記憶媒体について説明する。
【０００３】通常マスクＲＯＭは、反転ＣＥ、反転ＯＥ
の２つの制御端子を持ち、ＥＥＰＲＯＭは反転ＣＥ、反
転ＯＥ、反転ＷＥの３つの制御端子を持つ。反転ＣＥ（
チップイネーブル）はチップをアクティブ（動作可能）
状態にして読み書きなどの動作を可能にする制御端子で
あり、反転ＯＥ（アウトプットイネーブル）はデータの
出力を制御する端子であり、反転ＷＥ（ライトイネーブ
ル）はデータの書き込みを制御する端子である。これら
の２種類のＩＣメモリを切り換える場合、例えば図３の
ような４個のＮＡＮＤゲート１〜４より構成されるデコ
ード回路７を用いて行うことが知られている。
の２つの制御端子を持ち、ＥＥＰＲＯＭは反転ＣＥ、反
転ＯＥ、反転ＷＥの３つの制御端子を持つ。反転ＣＥ（
チップイネーブル）はチップをアクティブ（動作可能）
状態にして読み書きなどの動作を可能にする制御端子で
あり、反転ＯＥ（アウトプットイネーブル）はデータの
出力を制御する端子であり、反転ＷＥ（ライトイネーブ
ル）はデータの書き込みを制御する端子である。これら
の２種類のＩＣメモリを切り換える場合、例えば図３の
ような４個のＮＡＮＤゲート１〜４より構成されるデコ
ード回路７を用いて行うことが知られている。
【０００４】図３において、Ａｘは記憶媒体を制御する
本体側から供給されるチップ切り換えのためのアドレス
信号であり、この信号と、本体側から供給される反転Ｃ
Ｅ信号とがデコード回路７に入力される。デコード回路
７からの出力はそれぞれマスクＲＯＭ８およびＥＥＰＲ
ＯＭ９の反転ＣＥ端子に入力される。
本体側から供給されるチップ切り換えのためのアドレス
信号であり、この信号と、本体側から供給される反転Ｃ
Ｅ信号とがデコード回路７に入力される。デコード回路
７からの出力はそれぞれマスクＲＯＭ８およびＥＥＰＲ
ＯＭ９の反転ＣＥ端子に入力される。
【０００５】ここで、ＮＡＮＤゲート１および２はそれ
ぞれ本体からの信号反転ＣＥ、Ａｘを反転させるはたら
きをする。ＮＡＮＤゲート３は反転ＣＥ信号の逆論理と
Ａｘ信号の逆論理のＮＡＮＤをとった論理値を出力させ
る。ＮＡＮＤゲート４は反転ＣＥ信号の逆論理とＡｘ信
号のＮＡＮＤをとった論理値を出力させる。
ぞれ本体からの信号反転ＣＥ、Ａｘを反転させるはたら
きをする。ＮＡＮＤゲート３は反転ＣＥ信号の逆論理と
Ａｘ信号の逆論理のＮＡＮＤをとった論理値を出力させ
る。ＮＡＮＤゲート４は反転ＣＥ信号の逆論理とＡｘ信
号のＮＡＮＤをとった論理値を出力させる。
【０００６】すなわち、図４に示す表のように、マスク
ＲＯＭ８の反転ＣＥ端子には、反転ＣＥ信号が“Ｌ”レ
ベルかつＡｘ信号が“Ｌ”レベルのときのみ“Ｌ”レベ
ルが入力され、チップがアクティブ状態となり、この状
態の時に反転ＯＥ端子に“Ｌ”レベルを入力することに
より、データの読み出しが可能となる。また、ＥＥＰＲ
ＯＭの反転ＣＥ端子には、反転ＣＥ信号が“Ｌ”レベル
かつＡｘ信号が“Ｈ”レベルのときのみ“Ｌ”レベルが
入力され、チップがアクティブ状態となり、この状態の
時に反転ＯＥまたは反転ＷＥのどちらか一方に“Ｌ”レ
ベルを入力することにより、データの読み出しまたは書
き込みが可能となる。したがって、反転ＣＥ信号が“Ｌ
”レベルのときにＡｘ信号を切り換えることにより、チ
ップの選択をすることができる。
ＲＯＭ８の反転ＣＥ端子には、反転ＣＥ信号が“Ｌ”レ
ベルかつＡｘ信号が“Ｌ”レベルのときのみ“Ｌ”レベ
ルが入力され、チップがアクティブ状態となり、この状
態の時に反転ＯＥ端子に“Ｌ”レベルを入力することに
より、データの読み出しが可能となる。また、ＥＥＰＲ
ＯＭの反転ＣＥ端子には、反転ＣＥ信号が“Ｌ”レベル
かつＡｘ信号が“Ｈ”レベルのときのみ“Ｌ”レベルが
入力され、チップがアクティブ状態となり、この状態の
時に反転ＯＥまたは反転ＷＥのどちらか一方に“Ｌ”レ
ベルを入力することにより、データの読み出しまたは書
き込みが可能となる。したがって、反転ＣＥ信号が“Ｌ
”レベルのときにＡｘ信号を切り換えることにより、チ
ップの選択をすることができる。
【０００７】
【発明が解決しようとする課題】しかし、上述の場合、
どちらのＩＣメモリにも、本体からのチップ切り換えの
ための制御信号がデコード回路７を介して入力されるこ
とになる。そのため、アクセスタイムが本体の動作速度
とほぼ同じマスクＲＯＭ８の場合、デコード回路７での
信号の遅延時間が無視できなくなり、マスクＲＯＭ８の
動作が保証されなくなってしまうという問題点があった
。
どちらのＩＣメモリにも、本体からのチップ切り換えの
ための制御信号がデコード回路７を介して入力されるこ
とになる。そのため、アクセスタイムが本体の動作速度
とほぼ同じマスクＲＯＭ８の場合、デコード回路７での
信号の遅延時間が無視できなくなり、マスクＲＯＭ８の
動作が保証されなくなってしまうという問題点があった
。
【０００８】そこで本発明の目的は以上のような問題を
解消したＩＣメモリ内蔵記憶媒体を提供することにある
。
解消したＩＣメモリ内蔵記憶媒体を提供することにある
。
【０００９】
【課題を解決するための手段】本発明は、上記従来の点
に鑑みなされたものであって、複数のＩＣメモリと該Ｉ
Ｃメモリに接続された外部端子を有する記憶媒体であっ
て、前記複数のＩＣメモリとして少なくともマスクＲＯ
Ｍと他のＩＣメモリとを有し、前記マスクＲＯＭと他の
ＩＣメモリとが同時に動作するのを防止する制御回路を
設けると共に、該制御回路は前記マスクＲＯＭを通さな
いことを特徴とする。すなわち、例えばマスクＲＯＭに
おいてはチップ選択のための制御端子を２本以上持つも
のがあることに注目し、このようなマスクＲＯＭを使用
することにより、マスクＲＯＭとＥＥＰＲＯＭとが同時
に動作するのを防止する制御回路をマスクＲＯＭを通さ
ず、ＥＥＰＲＯＭにのみ通し、マスクＲＯＭとＥＥＰＲ
ＯＭとを切り換えることができるようにしたところに特
徴がある。
に鑑みなされたものであって、複数のＩＣメモリと該Ｉ
Ｃメモリに接続された外部端子を有する記憶媒体であっ
て、前記複数のＩＣメモリとして少なくともマスクＲＯ
Ｍと他のＩＣメモリとを有し、前記マスクＲＯＭと他の
ＩＣメモリとが同時に動作するのを防止する制御回路を
設けると共に、該制御回路は前記マスクＲＯＭを通さな
いことを特徴とする。すなわち、例えばマスクＲＯＭに
おいてはチップ選択のための制御端子を２本以上持つも
のがあることに注目し、このようなマスクＲＯＭを使用
することにより、マスクＲＯＭとＥＥＰＲＯＭとが同時
に動作するのを防止する制御回路をマスクＲＯＭを通さ
ず、ＥＥＰＲＯＭにのみ通し、マスクＲＯＭとＥＥＰＲ
ＯＭとを切り換えることができるようにしたところに特
徴がある。
【００１０】
【作用】本発明によれば、例えばマスクＲＯＭの２本の
チップ選択のための制御端子をそれぞれ、本体のチップ
切り換えのためのアドレス端子、反転ＣＥ端子に接続し
、本体からの信号によって直接制御するようにする。 このとき、マスクＲＯＭがスタンバイ（非動作）状態の
ときのみＥＥＰＲＯＭがアクティブ状態になるように制
御回路を構成することによって、マスクＲＯＭにチップ
切り換えのための制御回路を通さずにマスクＲＯＭとＥ
ＥＰＲＯＭとが切り換えられる。
チップ選択のための制御端子をそれぞれ、本体のチップ
切り換えのためのアドレス端子、反転ＣＥ端子に接続し
、本体からの信号によって直接制御するようにする。 このとき、マスクＲＯＭがスタンバイ（非動作）状態の
ときのみＥＥＰＲＯＭがアクティブ状態になるように制
御回路を構成することによって、マスクＲＯＭにチップ
切り換えのための制御回路を通さずにマスクＲＯＭとＥ
ＥＰＲＯＭとが切り換えられる。
【００１１】
【実施例】以下、本発明を、図１に示す実施例に基づい
て説明する。
て説明する。
【００１２】チップ選択のための制御端子を２本（反転
ＣＥ１、反転ＣＥ２）、読み出しを制御する端子を１本
（反転ＯＥ）持つマスクＲＯＭ１０を用いて、本体とマ
スクＲＯＭ１０、ＥＥＰＲＯＭ１１、制御回路１２を接
続した例を図１に示す。図１において、Ａｘは記憶媒体
を制御する本体側から供給されるチップ切り換えのため
のアドレス信号であり、この信号と、本体側から供給さ
れる反転ＣＥ信号とが制御回路１２に入力される。制御
回路１２からの出力はＥＥＰＲＯＭ１１の反転ＣＥ端子
に入力される。また、マスクＲＯＭ１０の反転ＣＥ１、
反転ＣＥ２は制御回路１２を通さずにそれぞれ本体の反
転ＣＥ、Ａｘに接続されている。
ＣＥ１、反転ＣＥ２）、読み出しを制御する端子を１本
（反転ＯＥ）持つマスクＲＯＭ１０を用いて、本体とマ
スクＲＯＭ１０、ＥＥＰＲＯＭ１１、制御回路１２を接
続した例を図１に示す。図１において、Ａｘは記憶媒体
を制御する本体側から供給されるチップ切り換えのため
のアドレス信号であり、この信号と、本体側から供給さ
れる反転ＣＥ信号とが制御回路１２に入力される。制御
回路１２からの出力はＥＥＰＲＯＭ１１の反転ＣＥ端子
に入力される。また、マスクＲＯＭ１０の反転ＣＥ１、
反転ＣＥ２は制御回路１２を通さずにそれぞれ本体の反
転ＣＥ、Ａｘに接続されている。
【００１３】制御回路１２は２個のＮＡＮＤゲートを有
し、ここで、ＮＡＮＤゲート５は本体からの信号反転Ｃ
Ｅを反転させるはたらきをする。ＮＡＮＤゲート６は反
転ＣＥ信号の逆論理とＡｘ信号のＮＡＮＤをとった論理
値を出力させる。
し、ここで、ＮＡＮＤゲート５は本体からの信号反転Ｃ
Ｅを反転させるはたらきをする。ＮＡＮＤゲート６は反
転ＣＥ信号の逆論理とＡｘ信号のＮＡＮＤをとった論理
値を出力させる。
【００１４】すなわち、図２の表に示すように、マスク
ＲＯＭ１０の反転ＣＥ１端子および反転ＣＥ２端子には
、反転ＣＥ信号が“Ｌ”レベルかつＡｘ信号が“Ｌ”レ
ベルのときのみそれぞれ“Ｌ”レベルが入力され、チッ
プがアクティブ状態となり、この状態の時に反転ＯＥ端
子に“Ｌ”レベルを入力することにより、データの読み
出しが可能となる。また、ＥＥＰＲＯＭ１１の反転ＣＥ
端子には、反転ＣＥ信号が“Ｌ”レベルかつＡｘ信号が
“Ｈ”レベルのときのみ“Ｌ”レベルが入力され、チッ
プがアクティブ状態となり、この状態の時に反転ＯＥま
たは反転ＷＥのどちらか一方に“Ｌ”レベルを入力する
ことにより、データの読み出しまたは書き込みが可能と
なる。
ＲＯＭ１０の反転ＣＥ１端子および反転ＣＥ２端子には
、反転ＣＥ信号が“Ｌ”レベルかつＡｘ信号が“Ｌ”レ
ベルのときのみそれぞれ“Ｌ”レベルが入力され、チッ
プがアクティブ状態となり、この状態の時に反転ＯＥ端
子に“Ｌ”レベルを入力することにより、データの読み
出しが可能となる。また、ＥＥＰＲＯＭ１１の反転ＣＥ
端子には、反転ＣＥ信号が“Ｌ”レベルかつＡｘ信号が
“Ｈ”レベルのときのみ“Ｌ”レベルが入力され、チッ
プがアクティブ状態となり、この状態の時に反転ＯＥま
たは反転ＷＥのどちらか一方に“Ｌ”レベルを入力する
ことにより、データの読み出しまたは書き込みが可能と
なる。
【００１５】したがって、図３の従来の回路のときと同
様に、反転ＣＥ信号が“Ｌ”レベルのときにＡｘ信号を
切り換えることにより、チップの選択をすることができ
る。このようにすれば、本体からの３本の信号で直接マ
スクＲＯＭ１０を制御することができる。また、マスク
ＲＯＭ１０がスタンバイ状態の時のみＥＥＰＲＯＭ１１
がアクティブ状態になるように制御回路１２を構成して
あるので、２つのメモリＩＣ１０，１１が同時に動作す
ることはない。このような構成により、図３の従来と同
じ制御方法でマスクＲＯＭ１０とＥＥＰＲＯＭ１１とを
切り換えることができる。
様に、反転ＣＥ信号が“Ｌ”レベルのときにＡｘ信号を
切り換えることにより、チップの選択をすることができ
る。このようにすれば、本体からの３本の信号で直接マ
スクＲＯＭ１０を制御することができる。また、マスク
ＲＯＭ１０がスタンバイ状態の時のみＥＥＰＲＯＭ１１
がアクティブ状態になるように制御回路１２を構成して
あるので、２つのメモリＩＣ１０，１１が同時に動作す
ることはない。このような構成により、図３の従来と同
じ制御方法でマスクＲＯＭ１０とＥＥＰＲＯＭ１１とを
切り換えることができる。
【００１６】
【発明の効果】以上の通り、本発明によれば、制御回路
をマスクＲＯＭを通さなくても良いように、チップ選択
のための制御端子を２本以上持つマスクＲＯＭを使用し
ているので、本体の動作スピードがマスクＲＯＭのアク
セスタイムと同じ場合においても、制御回路の遅延時間
のためにマスクＲＯＭの動作が保証できなくなるおそれ
がないといった利点を有する。なお、ＥＥＰＲＯＭとＳ
ＲＡＭは基本的に端子配列が同じであるので、マスクＲ
ＯＭとＳＲＡＭを内蔵した記憶媒体についても同様に実
現することができる。
をマスクＲＯＭを通さなくても良いように、チップ選択
のための制御端子を２本以上持つマスクＲＯＭを使用し
ているので、本体の動作スピードがマスクＲＯＭのアク
セスタイムと同じ場合においても、制御回路の遅延時間
のためにマスクＲＯＭの動作が保証できなくなるおそれ
がないといった利点を有する。なお、ＥＥＰＲＯＭとＳ
ＲＡＭは基本的に端子配列が同じであるので、マスクＲ
ＯＭとＳＲＡＭを内蔵した記憶媒体についても同様に実
現することができる。
【００１７】また、本発明で使用したマスクＲＯＭのよ
うにチップ選択のための制御端子を２本以上持つメモリ
ＩＣであれば、これらの端子をそれぞれ本体の反転ＣＥ
端子、Ａｘ端子に接続することにより、同様の回路を実
現することができる。
うにチップ選択のための制御端子を２本以上持つメモリ
ＩＣであれば、これらの端子をそれぞれ本体の反転ＣＥ
端子、Ａｘ端子に接続することにより、同様の回路を実
現することができる。
【００１８】さらに、マスクＲＯＭは読み出し専用メモ
リであるので、反転ＣＥ、反転ＯＥ、反転ＯＥ１という
ように、チップ選択のための制御端子が１本で読み出し
制御の端子が２本以上の場合や、反転ＯＥ、反転ＯＥ１
、反転ＯＥ２というように、チップ選択のための制御端
子を持たず読み出し制御の端子が３本以上の場合などに
ついても、これらの端子をそれぞれ本体の反転ＣＥ端子
、Ａｘ端子、反転ＯＥ端子に接続することにより、同様
の回路を実現することができる。
リであるので、反転ＣＥ、反転ＯＥ、反転ＯＥ１という
ように、チップ選択のための制御端子が１本で読み出し
制御の端子が２本以上の場合や、反転ＯＥ、反転ＯＥ１
、反転ＯＥ２というように、チップ選択のための制御端
子を持たず読み出し制御の端子が３本以上の場合などに
ついても、これらの端子をそれぞれ本体の反転ＣＥ端子
、Ａｘ端子、反転ＯＥ端子に接続することにより、同様
の回路を実現することができる。
【図１】本発明の回路構成による記憶媒体の実施例を示
すブロック図である。
すブロック図である。
【図２】同実施例の回路の動作モード表を示す図である
。
。
【図３】従来の回路構成による記憶媒体の実施例を示す
ブロック図である。
ブロック図である。
【図４】従来回路の動作モード表を示す図である。
１０ マスクＲＯＭ
１１ ＥＥＰＲＯＭ
１２ 制御回路
Claims (1)
- 【請求項１】 複数のＩＣメモリと該ＩＣメモリに接
続された外部端子を有する記憶媒体であって、前記複数
のＩＣメモリとして少なくともマスクＲＯＭと他のＩＣ
メモリとを有し、前記マスクＲＯＭと他のＩＣメモリと
が同時に動作するのを防止する制御回路を設けると共に
、該制御回路は前記マスクＲＯＭを通さないことを特徴
とするＩＣメモリ内蔵記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120351A JPH04347786A (ja) | 1991-05-24 | 1991-05-24 | Ｉｃメモリ内蔵記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120351A JPH04347786A (ja) | 1991-05-24 | 1991-05-24 | Ｉｃメモリ内蔵記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04347786A true JPH04347786A (ja) | 1992-12-02 |
Family
ID=14784077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120351A Pending JPH04347786A (ja) | 1991-05-24 | 1991-05-24 | Ｉｃメモリ内蔵記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04347786A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8707130B2 (en) | 1996-09-18 | 2014-04-22 | Intellectual Ventures I Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| KR20150093210A (ko) | 2013-01-15 | 2015-08-17 | 가부시키가이샤 고베 세이코쇼 | 피로 특성이 우수한 Si 킬드 강선재 및 그것을 이용한 스프링 |
-
1991
- 1991-05-24 JP JP3120351A patent/JPH04347786A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8707130B2 (en) | 1996-09-18 | 2014-04-22 | Intellectual Ventures I Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| KR20150093210A (ko) | 2013-01-15 | 2015-08-17 | 가부시키가이샤 고베 세이코쇼 | 피로 특성이 우수한 Si 킬드 강선재 및 그것을 이용한 스프링 |
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