KR890004361Y1 - 디램(dram) 선택조절회로 - Google Patents

디램(dram) 선택조절회로 Download PDF

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Abstract

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Description

디램(DRAM) 선택조절회로
제1도는 종래의 회로도.
제2도는 제1도의 논리표.
제3도는 본 고안의 회로도.
제4도는 제3도의 논리표.
* 도면의 주요부분에 대한 부호의 설명
I1: 인버터 AND1-AND4: 앤드게이트
OR1,OR2: 오아게이트 DMUX1: 디멀티플렉서
DRAM1-DRAM8: 디램
본 고안은 디램(DRAM)의 선택조절회로에 관한 것으로, 특히 디램을 선택하게 되는 디멀티플렉서의 인에블 신호를 각기 구분하여 콘트롤함으로 디램의 쓰기(WRITE)/읽기(READ)의 조절을 자유로이 할 수 있게한 디램 선택조절회로에 관한 것이다.
종래에 있어서는 제1도에 도시한 바와같이 메모리 선택단자(S0, S1)는 디멀티플렉서(DMUX1)의 입력단자(A0, B0)(A1, B1)에 각기 공통으로 접속하여 디멀티플렉서(DMUX1)의 출력단자(A'0-A'3, B'0-B'3)는 디램(DRAM1-DRAM3)의 쓰기/읽기단자에 각기 접속한 것으로 미설명 부호는 인에이블 신호단자이다. 이와같은 종래 회로의 작용을 제2도의 논리표와 관련하여 설명하면 다음과 같다.
디멀티플렉서(DMUX1)의 인에이블 신호단자에 고전위 신호가 인가되면 디멀티플렉서(DMUX1)는 메모리 선택단자(S0, S1)에 인가되는 신호에 관계없이 그의 출력단자(A'0-A'3, B'0-B'3)을 통해 고전위를 출력하여 디램(DRAM1-DRAM8)의 쓰기/읽기단자에 인가하므로 모든 디램(DRAM1-DRAM8)은 쓰기(WRITE)상태로 된다. 반면 디멀티플렉서(DMUX1)의 인에이블 신호단자에 저전위 신호가 인가되면 디멀티플렉서(DMUX1)는 메모리 선택단자(S0, S1)에 입력되는 신호에 따라 그의 출력이 결정되게 된다. 즉, 제2도에서 보는 바와같이 메모리 선택단자(S0, S1)에 공히 저전위 신호가 인가되면 디멀티플렉서(DMUX1)의 출력단자(A'0), (B'0)를 통해 저전위 신호가 출력되어 디램(DRAM1)(DRAM5)의 쓰기/읽기단자에 인가되므로 디램(DRAM1)(DRAM5)은 동시에 읽기(READ) 상태가 되고, 또한 메모리 선택단자(S0)에 고전위 신호가 인가되고 메모리 선택단자(S1)에 저전위 신호가 인가되면 디멀티플렉서(DMUX1)는 그의 출력단자(A'1)(B'1)를 통해 저전위 신호를 출력하여 디램(DRAM2)(DRAM6)의 쓰기/읽기단자에 인가하므로 디램(DRAM2)(DRAM6)은 동시에 읽기(READ) 상태가 된다. 이와같은 방법으로 하여 메모리 선택단자(S0, S1)의 입력신호에 따라 디램(DRAM3, DRAM7), (DRAM4, DRAM8)도 각기 동시에 읽기(READ) 상태로 되어 결국 인에이블신호 및 메모리 선택신호의 조합에 따라 디램을 선택 사용할 수 있게 되어있다.
이러한 종래의 경우에는 전 디램을 모두 동시에 쓰기(WRITE) 상태로 하거나 두개의 디램을 묶어 동시에 읽기(READ) 상태로 하였던 바, 디멀티플렉서에 종속된 디램을 보다 더 자유로이 구분하여 쓰기/읽기 상태로 사용하고자 하는 필요성이 증가하게 되었다.
본 고안은 이와같은 필요성을 감안하여 디멀티플렉서의 인에이블신호를 구분하여 콘트롤함으로써 디램의 쓰기/읽기를 자유로이 선택할 수 있도록 안출한 것으로 첨부한 제3도 및 제4도에 의하여 이를 상세히 설명하면 다음과 같다.
메모리 선택단자(S2)는 앤드게이트(AND1)의 일측 입력단자에 접속함과 아울러 인버터(I1)를 통해 앤드게이트(AND2)의 일측 입력단자에 접속하고 니블(Nibble) 선택단자(NSEL)는 상기 앤드게이트(AND1)(AND2)의 타측 입력단자에 공통 접속하여 그의 출력단자는 바이트(byte) 선택단자(BSEL)가 일측 입력단자에 공통 접속된 오아게이트(OR1)(OR2)의 타측 입력단자에 각기 접속하며, 그 오아게이트(OR1)(OR2)의 출력단자는 쓰기(WRITE) 단자(WR)가 일측 입력단자에 공통 접속된 앤드케이트(AND3)(AND4)의 타측 입력단자에 각기 접속하고, 그 앤드게이트(AND3)(AND4)의 출력단자는 메모리 선택단자(S0)(S1)가 디멀티플렉서 입력단자(A0, B0), (A1, B1)에 각기 공통 접속된 디멀티플렉서(DMUX1)의 인에이블 신호단자 1 2 에 접속하여 그 디멀티플렉서(DMUX1)의 출력단자(A'0-A'3)(B'0-B'3)는 디램(DRAM1-DRAM8)의 쓰기/읽기단자에 각기 접속하여 구성한 것으로 상기에서 디멀티플렉서(DMUX1)의 인에이블신호단자 1 2 에 고전위 신호가 인가되면 그의 출력단자(A'0-A'3)(B'0-B'3)를 통해 고전위 신호가 출력되고, 디멀티플렉서(DMUX1)의 인에이블 신호단자에 1 2 저전위 신호가 인가되면 디멀티플렉서(DMUX1)는 메모리 선택단자(S0)(S1)에 인가되는 신호의 조합에 따라 그의 출력단자(A'0-A'3)(B'0-B'3)를 통해 제2도에 도시한 바와같은 신호를 출력하게 한 것으로 이와같이 구성한 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.
먼저 쓰기단자(WR)를 통해 저전위 신호가 앤드게이트(AND3)(AND4)의 일측 입력단자에 인가되면 그 앤드게이트(AND3)(AND4)는 그의 타측 입력단자에 인가되는 신호에 관계없이 저전위 신호를 출력하여 디멀티플렉서(DMUX1)의 인에이블 신호단자에 1 2 인가하고, 이에따라 디멀티플렉서(DMUX1)는 인에이블 되어 메모리 선택단자(S0, S1)에 인가되는 신호의 조합에 따라 그의 출력이 결정되게 된다. 〔제4(a)도〕 가령, 메모리 선택단자(S0)에 저전위 신호가 인가되고 메모리 선택단자(S1)에 고전위 신호가 인가되면 디멀티플렉서(DMUX1)는 그의 출력단자(A'1, B'1)를 통해 저전위 신호를 출력하여 디램(DRAM2, DRAM6)의 쓰기/읽기단자에 인가하게 되므로 디램(DRAM2, DRAM6)은 읽기상태가 된다.
한편, 쓰기단자(WR)에 고전위 신호가 인가될 경우에는 앤드게이트(AND3)(AND4)의 출력은 그의 타측 입력단자에 인가되는 신호에 따라 결정되게 된다. 즉, 바이트 선택 단자(BSEL)를 통해 고전위 신호가 입력되어 오아게이트(OR1)(OR2)의 일측 입력단자에 인가되면 〔제4(b)도〕그 오아게이트(OR1)(OR2)로 부터 고전위 신호가 출력되어 상기 앤드게이트(AND3)(AND4)의 타측 입력 단자에 인가되므로 그 앤드게이트(AND3)(AND4)로 부터는 고전위 신호가 출력되게 되어 디멀티플렉서(DMUX1)의 인에이블 신호단자 1 2 에 인가되고, 이에따라 상기한 바와같이 메모리 선택단자(S0)(S1)의 신호에 관계없이 디멀티플렉서(DMUX1)의 출력단자(A'0-A'3)(B'0-B'3)를 통해 고전위 신호가 출력되어 디램(DRAM1-DRAM8)의 쓰기/읽기단자에 인가되므로 디램(DRAM1-DRAM8)은 모두 쓰기(WRITE) 상태로 된다. 이와같은 상태에서 상기 바이트 선택단자(BSEL)에 인가되는 신호가 저전위로 되면 오아게이트(OR1)(OR2)의 출력 신호는 앤드게이트(AND1)(AND2)의 출력신호에 따라 결정되게 되는 바 즉, 쓰기단자(WR)에 고전위 신호가 인가되고, 바이트 선택단자(BSEL)에 저전위 신호가 인가되는 경우에 있어서, 니블 선택단자(NSEL)를 통해 저전위 신호가 입력되어 상기 앤드게이트(AND1)(AND2)의 타측 입력단자에 인가되면 〔제4(c)도〕 앤드게이트(AND1)(AND2)는 그의 일측 입력단자의 신호에 관계없이 저전위 신호를 출력하게 되고, 이에따라 오아게이트(OR1)(OR2)의 출력단자로 저전위 신호가 출력되며 그에 의해 앤드게이트(AND3)(AND4)로 부터도 저전위 신호가 출력되어 디멀티플렉서(DMUX1)의 인에이블 신호단자 1 2 에 인가되므로 상기한 쓰기단자(WR)에 저전위 신호가 인가된 경우와 같이 디램(DRAM1-DRAM8)이 선택 사용되게 된다. 한편, 이와같은 상태에서 상기 니블선택단자(NSEL)를 통해 고전위 신호가 입력되어 앤드게이트(AND1)(AND2)의 타측 입력단자에 인가되면 앤드게이트(AND1)(AND2)의 출력은 그의 일측 입력단자에 입력되는 신호에 의하여 결정되게 되는바 결국 메모리 선택단자(S2)에 인가되는 신호에 따라 디멀티플렉서(DMUX1)의 인에이블 신호단자 1 2 에 인가되는 신호가 결정되게 된다. 즉, 메모리 선택단자(S2)를 통해 저전위 신호가 입력되면〔제4(d)도〕앤드게이트(AND1)의 일측 입력단자에는 저전위 신호가 인가되고 앤드게이트(AND2)의 일측 입력단자에는 상기 저전위 신호가 인버터(I1)를 통해 반전된 고전위 신호가 인가되어 결국 앤드게이트(AND1), 오아게이트(OR1) 및 앤드게이트(AND3)를 통해 접속된 디멀티플렉서(DMUX1)의 인에이블 신호단자 2 에 저전위 신호가 인가되어 그의 출력단자(B'0-B'3)의 신호는 메모리 선택단자(S0)(S1)에 입력되는 신호의 조합에 따라 결정되어 디램(DRAM5-DRAM6)중 하나가 읽기상태로 선택 사용되게 되고, 앤드게이트(AND2), 오아게이트(OR2) 및 앤드게이트(AND4)를 통해 접속된 디멀티플렉서(DMUX1)의 인에이블 신호단자(E1)에는 고전위 신호가 인가되어 그의 출력단자(A'0-A'3)의 신호는 메모리 선택단자(S0)(S1)의 신호에 관계없이 고전위 신호가 되어 디램(DRAM1-DRAM4)은 쓰기상태로 사용된다.
이와같은 상태에서 메모리 선택단자(S)에 인가되는 신호가 고전위 신호로 바뀌게 되면 (제4(e)도〕 상기와는 반대로 디멀티플렉서(DMUX1)의 인에이블 신호단자 1 에 저전위 신호가 인가되고, 인에이블 신호단자 2 에는 고전위 신호가 각기 인가되어 디램(DRAM1-DRAM4)중 하나가 읽기 상태로 선택 사용되게 되고 디램(DRAM4-DRAM8)은 쓰기상태로 사용된다. 즉, 니블선택단자(NSEL)의 신호가 고전위일 경우 디멀티플렉서(DMUX1)에 종속된 디램(DRAM1-DRAM8)중 하나의 디램만이 읽기상태로 선택 사용될 수 있다.
이상에서 설명한 바와같이 본 고안은 디램을 선택하는데 사용되는 디멀티플렉서의 인에이블 신호를 구분하여 콘트롤함으로써 디램을 보다 세분하여 자유로이 선택 사용할 수 있는 효과가 있는 것이다.

Claims (1)

  1. 메모리 선택단자(S0)(S1)는 디멀티플렉서(DMUX1)의 입력단자(A0, B0)(A1, B1)에 각기 공통으로 접속하고 그의 출력단자(A'0-A'3)(B'0-B'3)는 디램(DRAM1-DRAM8)의 쓰기/읽기단자에 각기 접속한 것에 있어서, 메모리 선택단자(S2)는 앤드게이트(AND1)의 일측 입력단자에 접속함과 아울러 인버터(I1)를 통해 앤드게이트(AND2)의 일측 입력단자에 접속하고, 니블 선택단자(NSEL)는 상기 앤드게이트(AND1, AND2)의 타측 입력단자에 공통 접속하여 그의 출력단자는 일측 입력단자에 바이트 선택단자(BSEL)가 공통 접속된 오아게이트(OR1, OR2)의 타측 입력단자에 각기 접속하며, 그 오아게이트(OR1, OR2)의 출력단자는 일측 입력단자에 쓰기단자(WR)가 공통 접속된 앤드게이트(AND3, AND4)의 타측 입력단자에 각기 접속하여 그의 출력단자는 상기 디멀티플렉서(DMUX1)의 인에이블단자 1, 2 에 각기 접속하여 구성함을 특징으로하는 디램 선택조절회로.
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