KR940005203B1

KR940005203B1 - 반도체 집적 회로

Info

Publication number: KR940005203B1
Application number: KR1019900009110A
Authority: KR
Inventors: 데쓰 다시로; 미루 다게우찌; 요시유끼 이시마루; 신이찌 히로세; 가스오 하야시
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1989-07-11
Filing date: 1990-06-21
Publication date: 1994-06-13
Also published as: EP0408353B1; JPH0342732A; KR910003798A; JP2650124B2; EP0408353A3; EP0408353A2; DE69031671D1; US5113093A; DE69031671T2

Abstract

내용 없음.

Description

반도체 집적 회로

제1a도는 이 발명의 한 실시예에 관한 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

제1b도는 다른 실시예에 관한 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

제2도는 실시예와 구체적인 회로 구성도.

제3도는, 제4도는 실시예의 타이밍 차트.

제5도는 제1b도의 실시예의 일부를 표시하는 회로도.

제6a도는 싱글칩 모드시의 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

제6b도는 외부 메모리 모드시의 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

제6c도는 모듈 테스트 모드시의 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

제7a도는 제6a도의 구성에 대한 타이밍 챠트.

제7b도는 제6b도의 구성에 대한 타이밍 챠트.

제7c도는 제6c도의 구성에 대한 타이밍 챠트.

제8도는 종래의 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

제9도는 별도의 종래의 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

10a, 10b : 동작 모드 제어 회로(동작 모드 제어 수단)

11 : 동작 모드 레지스터(동작 모드 설정 수단)

12 : 레벨 판정 회로, 1칩 마이크로 컴퓨터(반도체 집적 회로)

14 : 리세트 입력 단자 15a, 15b : 모드 설정 단자

16 : 모드 설정 제어 회로 25, 28 : I/O 포트(입출력 포트)

이 발명은, 유서(user)가 사용하는 동작 모드와, 제조자(메이커)측이 출하시 등에 사용하는 동작 모드를 구별할 필요가 있는 1칩 마이크로 컴퓨터나, DSP(Digital Signal Processor)등의 반도체 집적 회로에 관한 것이다.

제6a, b, c도는 1칩 마이크로 컴퓨터의 각 동작 모드예를 설명하기 위한 블록도이다.

도면에 있어서, 21은 연산·제어를 행하는 CPU, 22는 데이터 처리에 필요한 데이터를 일시적으로 격납하는 RAM, 23은 데이터 처리에 필요한 프로그램 등의 데이터를 미리 격납한 ROM, 24는 주변로직 회로, 25는 I/O(입출력)포트, 26은 설정된 동작 모드 제어 정보에 의거하여 CPU(21)나 ROM(23)과 데이터 버스(DB), 어드레스 버스(AD) 및 제어선(Cntl)간의 게이트를 제어하는 동작 모드 제어 회로이며, 이들이 1칩에 내장되어서 1칩 마이크로 컴퓨터(20)가 구성되어 있다.

제6a도는 1칩 마이크로 컴퓨터(20)에 유서가 사용하는 개별의 회로인 유서 로직(27)이 접속되어 있다. 싱글 칩 모드를 표시한다.

이 싱글 칩 모드는 유서가 사용하는 동작 모드이며, 마이크로 컴퓨터(20)의 I/O 포트(25)에 의하여 유서 로직(27)을 제어하거나, 이 유서 로직(27)에서 마이크로 컴퓨터(20)에 데이터를 입력하거나 하는 동작을 행한다.

이 경우 마이크로 컴퓨터(20)는 ROM에 미리 격납된 프로그램에 의하여 동작한다.

제6b도는 1칩 마이크로 컴퓨터(20)에 외부 메모리(28)가 접속되어 있어, 외부 메모리 모드를 표시한다.

이 외부 메모리 모드는 어떤 특정의 I/O 포트(25)로부터 어드레스 버퍼, 데이터 버스 및 약간의 제어선의 각 데이터가 거래되고, 외부 메모리(28)를 액세스하는 동작이다.

이 경우, 프로그램은 외부 메모리(28)에 격납되어 있고, ROM(23)은 사용되지 않는다.

제6c도는 1칩 마이크로 컴퓨터(20)에 검사 장치(29)가 접속되어 있고, 모듈 테스트 모드를 표시한다. 이 모듈 테스트 모드는, 마이크로 컴퓨터(20)의 메이커가 사용하는 것이다.

이 경우, 검사 장치(29)에서 1칩 마이크로 컴퓨터(20)에 어드레스 데이터와 제어 신호를 부여하고, 아울러 데이터 버스의 거래를 하여, 마이크로 컴퓨터(20)이 주변 로직(24), ROM(23), ROM(22)등을 동작시켜서 마이크로 컴퓨터(20)의 검사를 행한다.

제6a, b도의 모드에서는 CPU(21)가 주변 로직(24), ROM(23), ROM(22)등의 액세스 제어를 행하고 있었으나, 제6c도의 모듈 테스트 모드에서 마이크로 컴퓨터(20)의 내부 버스로부터 CPU(21)를 분리하여 주변 로직(24), ROM(23), RAM(22)등을 테스트하는 것이다.

제7a도는 제6a도의 싱글 칩 모드시의 타이밍 챠트이고, 제7b도는 제6b도의 외부 메모리 모드시와 타이밍 챠트이다.

또, 제7c도는 제6c도의 모듈 테스트 모드시의 타이밍 챠트이다.

싱글 칩 모드시에 있어서 I/O포트(25)의 일부는, 다른 모드시에 있어서 어드레스 신호, 데이터 신호, 제어 신호등이 입출력되는 구성으로 된 더블 펑크 숀(duble function)의 포트로 되어 있다.

제6a도의 싱글 칩 모드시에는 I/O 포트(25)는 프로그램에 의하여 데이터를 입출력하는 단순한 포트로써 동작한다.

제6b도의 외부 메모리 모드시에는 마이크로 컴퓨터(20)에서 어드레스 신호와 제어 신호가 출력되고, 데이터 버스는 입출력으로써 동작한다.

이때, 제6a도에서 출력되고 있던 I/O 포트(25)의 값은, 출력되지 않게 된다.

즉 I/O 포트(25)는 단순한 버스 버퍼로써의 기능만이 된다.

제6c도의 모듈 테스트 모드에서는, 검사 장치(29)보부터 발생한 어드레스 신호와 제어 신호를 마이크로 컴퓨터(20)가 입력하고, 데이터 버스는 입출력으로써 동작한다.

이때에도, 포트 래치의 값의 출력은 되지 않는다.

이상의 예에 표시하는 동작 모드의 설정을 행하기 위해 종래의 동작 모드 제어 회로(26a)를 제8도에 표시한다.

제8도에 있어서, 41이 각 동작 모드를 구별하기 위한 동작 모드 제어 정보를 격납하는 동작 모드 레지스터(동작 모드 설정 수단)이고, 1비트 이상의 레지스터로 구성된다.

이 레지스터(41)에의 값의 설정은, 모드 설정을 위한 전용의 입력 단자의 모드 입력 단자(47)에의 모드 입력치에 의하여 행하여진다.

모드 입력 단자(47)는, 복수개 설치할 수도 있으나, 모드 입력 레벨을 0V, Vcc, 2×Vcc의 3레벨 입력으로 하여, 레벨 판정 회로(42)에 부여하는 것에 의하여 모드 입력치를 판정하고, 모드 입력 단자(47)의 개수를 감소하는 것도 도모되고 있다.

제9도는 다른 종래의 동작 모드 제어 회로(26b)를 설명하기 위한 1칩 마이크로 컴퓨터의 주요 구성을 표시하는 블록도이다.

제9도에 있어서는, 소프트웨어에 의하여, 동작 모드 레지스터(51)를 패스(61)를 사이에 두고 데이터 버스(59)에서 액세스할 수 있다.

또, 데이터 버스(59)는 데이터 버스 버퍼의 작동을 하는 포트(58)에서 칩외부와 인터페이스된다.

즉, 동작 모드 레지스터(51)는 모드 입력 단자(57)에 입력되는 모드 입력 레벨(레벨 판정 회로(52)의 판정 결과(60)에 의하여 동작 모드 제어 정보의 설정이 가능함과 아울러, 데이터 버스(59)를 사이에 두고 동작 모드 제어 정보의 설정이 가능하게 되는 구성으로 되어 있다.

종래의 반도체 집적 회로는 이상과 같이 구성되기 있기 때문에, 모드 설정 전용의 모드 입력 단자가 적어도 1개 필요하며, 핀수의 제한이 매우 엄격한 1칩 마이크로 컴퓨터 등의 분야에서는, 메리트(merit)가 없다.

또, 동작 모드의 종류도 증가하는 경향에 있는 중에서는, 종래의 1개만의 모드 입력 만으로써도 부족하므로, 모드 입력 단자를 복수 개로 할 필요가 있는 등의 문제점이 있었다.

이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것으로 모드 입력 단자를 없앰과 아울러 설정 가능한 동작 모드 수도 많이 할 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

이 발명은 관한 반도체 집적 회로는, 리세트 입력이 제1의 레벨 변화일때는 동작 모드 설정 수단에 소정의 동작 모드 제어 정보를 설정하고, 리세트 입력이 제2의 레벨 변화일때는 입출력 포트의 소정의 단자로부터 입력되는 동작 모드 제어 정보를 동작 모드 설정 수단에 설정하는 동작 모드 제어 수단을 구비한 것이다.

이 발명에 있어서는, 반도체 집적 회로가 원래 가지고 있는 리세트 입력 단자를 사용하여, 리세트 입력이 제1의 레벨 변화, 예를 들면 0V→Vcc일때는 동작 모드 레지스터등의 설정 수단에 소정의 동작 모드 제어 정보를 설정하는 것에 의하여 유서 모드가 설정되고, 또 리세트 입력이 제2의 레벨 변화, 예를 들면 OV→2Vcc일 때는 입출력 포트의 소정의 단자로부터 입력되는 동작 모드 제어 정보를 동작 모드 설정 수단에 설정하는 것에 의하여 테스트 모드 등의 다른 동작 모드가 설정된다.

[실시예]

제1a도는 이 발명의 한 실시예에 관한 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도이며, 상기 제8도, 제9도 마찬가지로, CPU나 RAM 등의 구성 요소는 생략하고 있다.

도면에 있어서, 13은 1칩 마이크로 컴퓨터, 14는 마이크로 컴퓨터(13)의 리세트 입력 단자, 15a는 마이크로 컴퓨터(13)의 I/O 포트(25)의 소정의 단자에 할당된 모드 설정 단자, 10a는 본 실시예에 의한 동작 모드 제어 회로에서, 11은 동작 모드를 설정하기 위하여 동작 모드 제어 정보를 격납하는 동작 모드 레지스터, 12는 상기 리세트 입력 단자(14)로부터의 리세트 신호의 레벨을 판정하는 레벨 판정 회로, 16은 레벨 판정 회로(12)의 판정 결과에 따라서, 모드 설정 단자(15a)로부터 입력된 동작 모드 제어 정보를 동작 모드 레지스터(11)에 부여하는 모드 설정 제어 회로이다.

또, 18은 레벨 판정 회로(12)로부터의 출력 신호를 모드 설정 제어 회로(16)에 전달하기 위한 제어선, 19는 소정의 동작 모드 제어 정보로써 유서 모드의 값을 동작 모드 레지스터(11)에 부여하기 위한 제어선, S는 모드 설정 단자(15a)와 모드 설정 제어 회로(16)와를 접속하는 신호선이다.

모드 설정 단자(15a)는 리세트 해체후의 통상 동작시에는 각 단자 원래의 역할이 되는 더블 펑크숀 포트이다.

다음에 동작에 관하여 설명한다.

유서의 사용하는 동작 모드에는, 리세트 입력 단자(14)에 부여되는 리세트 입력의 OV 레벨을 레벨 판정 회로(12)가 판정하여, 제어선(19)을 사이에 두고 동작 모드 레지스터(11)에 유서 모드의 값(동작 모드 제어 정보)을 설정한다.

이후, 리세트 입력의 OV로부터 Vcc에 입상 후, 리세트 상태가 해제되고, 동작이 개시되지만, 그때, 동작 모드 레지스터(11)의 값은, 리세트에서 설정된 값을 유지한다.

한편, 메이커의 사용하는 동작 모드에서는, 리세트 입력이 OV시는, 상술의 유서 모드와 동일하나, 리세트 입력의 OV로부터 2Vcc의 입상 에지를, 레벨 판정 회로(12)에서 판단하여, 모드 설정 단자(15a)에서 입력된 데이터를 모드 설정 제어 회로(16)를 통하여 동작 모드 레지스터(11)에 전송한다.

그후는, 동작 모드 레지스터(11)의 동작 모드 제어 정보에 의하여, CPU(21)나 ROM(23)등의 각각의 구성요소의 동작 모드가 설정되고, 마이크로 컴퓨터(13)는 동작을 개시한다.

또한, 동작 모드 레지스터(11)에의 초기치 설정후, 모드 설정 단자(15a)는 통상의 기능 단자로서 사용된다.

제1b도는 이 발명의 다른 실시예를 설명하기 위한 1칩 마이크로 컴퓨터의 주요부 구성을 표시하는 블록도이며, 제1a도에 표시하는 구성요소에 대응하는 것으로는 동일의 부호를 붙이고, 그 설명을 생략한다.

제1b도에 있어서, 17은 버스 버퍼의 작용을 하는 포트(58)의 소정의 단자에 할당된 모드 설정 단자(15b)에 접속되는 데이터 버스이다.

즉, 제1b도는 제9도에 표시하는 종래 회로에 본원을 적용한 것이며, 데이터 버스 원래 작용과, 동작 모드 레지스터(11)의 초기 설정용의 작용과 겸용하는 것이다.

다음의 동작에 관하여 설명한다.

유서 모드의 동작에 관하여는 상술의 한 실시에와 같다.

메이커에서 사용하는 동작 모드에 관하여도, 상술의 동작과 거의 같고, 리세트 입력의 OV로부터 2Vcc의 입상 에지를, 레벨 판정 회로(12)에서 판정하여, 모드 설정 단자(15b)에 있는 버스 버퍼로부터 입력한 데이터를 데이터 버스(17)를 사이에 두고 모드 설정 제어 회로(16)를 통해서 동작 모드 레지스터(11)에 전송한다.

그후, 동작 모드 레지스터(11)의 동작 모드 제어 정보에 의하여, 각각의 구성 요소의 동작 모드가 설정되고, 마이크로 컴퓨터(13)가 동작 개시하는 것도 상술과 같다.

또한, 모드 설정 단자(15b)는 동작 모드 레지스터(11)에의 초기치 설정후, 통상의 기능 단자로써 사용된다.

이상 설명한 것과 같이 제1a도에 표시하는 실시예는 주로 메이커 측이 사용하는 동작 모드의 설정을 리세트 입력의 OV로부터 2×Vcc에의 입상에지등의 특수한 신호에서 모드 설정 단자에서 데이터를 집어넣어 동작 모드 레지스터에 값을 세트하는 모드 설정 제어 회로를 가지는 것이다.

따라서, 이 실시예의 마이크로 컴퓨터는, 리세트 입력의 OV로부터 2×Vcc에의 입상 에지 등의 특수한 신호에서, 모드 설정 단자에서 데이터를 집어넣어, 동작 모드 레지스터에 값이 설정되고, 희망하는 동작 모드에 들어갈 수가 있다.

또, 제1b도에 표시하는 실시예는, 주로 메이커측이 사용하는 동작 모드의 설정을 리세트 입력의 OV로부터 2×Vcc에의 입상에지등의 특수한 신호에서, 데이터 버스 버퍼 포트(모드 설정 단자)에서 데이터 버스를 사이에 두고 데이터를 집어넣어서 동작 모드 레즈스터에 값을 세트하는 모드 설정 제어 회로를 가진 것이다.

따라서, 이 실시예의 마이크로 컴퓨터는, 리세트 입력의 OV로부터 2×Vcc에의 입상 에지 등의 특수한 신호에서 데이터 버스 버퍼 포트에서 데이터 버스를 사이에 두고 데이터를 집어넣어, 동작 모드 레지스터에 값이 설정되고, 희망하는 동작 모드에 들어갈 수가 있다.

제2도는 상기 각 실시예에 있어서 동작 모드 제어 회로의 구체적 회로 구성을 표시하는 도면이며, 각 실시예와 함께 거의 마찬가지 구성으로 되므로, 여기에서 제1a도의 것에 관하여 표시한다.

도시하는 것과 같이, 레벨 판정 회로(12)는, 리세트 입력 단자(14)로부터의 리세트 입력을 반전하는 인버터(12a)와, 이 출력을 지연시키는 다단 인버터 등으로써, 이루어지는 지연 회로(12b)와, 리세트 입력의 2Vcc 검출을 위하여 직렬로 접속된 FET(12c, 12d)와, 이들의 접속점의 출력을 반전하는 2단의 인버터(12e, 12f)와, 이 출력과 상기 지연회로(12b)의 출력을 입력으로 하는 낸드게이트(12g)의 구성으로 실현된다.

또, 모드 설정 제어 회로(16)는, 상기 레벨 판정 회로(12)의 2단의 인버터(12e, 12f)사이로부터 잡아낸 값에 의하여 모드 설정 단자(15a)로부터의 입력을 온·오프하는 제1게이트(16a)와 마찬가지 상기 2단의 인버터(12e,12f) 사이로부터 잡아낸 값에 의하여 상기 제1게이트(16a) 출력을 래치하는 래치 회로(16b)와, 상기 레벨 판정 회로(12)의 내드게이트(12g)의 출력에 의하여 상기 래치 회로(16b)의 출력을 온·오프하는 제2게이트(16c)의 구성으로부터 실현되어, 상기 각 게이트(16a, 16c)는 인버터(16d, 16f)와 트랜스미숀(16e, 16g)으로 이루어지고, 래치 회로(16b)는 상기 제1게이트(16a)의 출력을 반전하는 2단의 인버터미숀(16h, 16i) 및 트랜스미숀(16k)로부터 이루어지되 상기 레벨 판정 회로(12)의 2단의 인버터(12e, 12f) 사이로부터 잡아낸 값에 의하여 상기 2단의 인버터(16h, 16i)의 입출력간을 온·오프하는 게이트(161)와, 상기 2단의 인버터(16h, 16f) 사이로부터 잡아낸 값을 반전하여 출력하는 인버터(16m)로써 이루어진다.

또, 동작 모드 레지스터(11)는, 상기 모드 설정 제어 회로(16)의 출력과 트랜스미숀(11a)을 사이에 둔 데이터 버스(DB)의 출력이 한쪽의 입력에 접속되고 리세트 입력이 다른쪽의 입력에 접속된 낸드게이트(11b)와 이 출력을 반전하여 상기 낸드게이트(11b)의 한쪽의 입력에 접속하는 인버터(11c)와, 상기 낸드게이트(11b)와 인버터(11c) 사이로부터 잡아낸 출력을 온·오프하는 트랜스미숀(11d)과, 이 출력을 반전하는 2단의 인버터(11e, 11f)의 구성으로 실현되고, 상기 2단의 인버터(11e, 11f)의 입출력사이가 접속되고, 그 사이의 값이 잡아내어져서 동작 모드 제어 신호로 된다.

또한, 상기 트랜스미숀(11a, 11f) 및 인버터(11c, 11f)는 소프트웨어에 의한 설정시에 기록신호(WR, WR)에 의하여 제어되는 것으로써, 상기 제6도에 표시한 ROM(23)에 기록된 프로그램에 의하여 설정하는 것에 의하여 유서 모드에 있어서 제6a도의 싱글 칩 모드로부터 제6b도의 외부 메모리 모드에 이행할 수 있는 것이며, 리세트 시퀀스시, 즉 초기 설정시는 WR="L"로 된다.

여기에서, 상기 레벨 판정 회로(12)는, 제3도에 표시하는 것과 같이, 리세트 입력이 OV→Vcc(제1의 레벨 변화)일때는 인버터(12e)의 출력이 "H"이고, 인버터(12f)의 출력이 일점 긴선에서 표시하는 것과 같이 "L"의 그대로 낸드게이크(12g)의 출력이 유위(有爲)하게 되지 않으므로, 즉 인버터(12)의 "H"출력신호에 의해 모드 설정 제어 회로(16)의 제1게이트(16a)는 "온"되지만, 낸드게이트(12g)의 "H"출력신호에 의해 제2게이트(16c)는 "오프"되기 때문에, 동작 모드 레지스터(11)는 리세트 입력에서 초기화된 상태, 즉 "O"레벨을 유지하여, 유서 모드를 표시하는 동작 모드 제어 신호가 출력된다.

이와 같이, 리세트 입력이 OV 또는 Vcc에서 그리고 OV와 Vcc의 사이에서는 상기 동작 모드 레지스터(11)는 초기화상태인 "O"을 유지하여 유서 모드를 표시하는 동작 모드 제어 신호를 출력한다.

한편, 리세트 입력이 OV→2Vcc(제2의 레벨 변화)일때는 인버터(12e)의 출력이 "L"로 되고, 인버터(12f)의 출력이 실선에서 표시하는 것과 같이 "H"로 되어 낸드게이트(12g)의 출력이 유지하게 된다.

이때, 상기 초기화 상태에서 모드 설정 단자(15a)를 통해 입력된 동작 모드 정보가 상기 제1게이트(16a)를 통하여 래치 회로(16b)에 이미 저장되어 있기 때문에 리세트 입력이 2Vcc일 때 지연 회로(12b)의 지연량동안 "온"상태가 된 제2게이트(16c)를 통해 상기 래치 회로(16b)에 저장된 값을 동작 모드 레지스터(11)에 설정할 수 있다.

따라서, 모드 설정 단자(15a)로부터 입력된 테스트 모드 등을 표시하는 동작 모드 제어 신호가 상기 동작 모드 레지스터(11)로부터 출력된다.

또한, 상기 제2도에서는, 설명의 간략화를 위하여 동작 모드를 유서 모드와 테스트 모드의 2종류로 하여 동작 모드 레지스터(11)를 1비트로 하였으나, 동작 모드의 수에 응하여 제2도에 표시한 동작 모드 레지스터(11), 모드 설정 회로(16) 및 모드 설정 단자(15a)가 다단으로 설치되는 것으로써, 2단에서 4종류, 3단에서 8종류의 동작 모드가 설정 가능하게 된다.

또, 제2도에서는, 레벨 판정 회로(12)내의 지연 회로(12b)를 다단 인버터로 하였으나, 제4도에 표시하는 것과 같이, 클럭 동기에 의한 것이라도 좋고, 또, 모드 설정 제어 회로(16)에 래치 회로(16b)를 설치하였으나, OV→2Vcc의 입상 에지에서 순간적으로 모드 설정 단자(15a)의 값을 동작 모드 레지스터(11)에 잡아넣도록 하면 래치 회로(16b)는 불필요하게 된다.

또, 제1b도에 표시한 실시예의 경우는, 데이터 버스 버퍼의 작용을 하는 포트(58)가, 제5도에 표시하는 것과 같이, 읽어 넣기 용과 기록용에 각각 인버터(58a, 58b) 및 인버터(58c, 58d)가 설치되고, 각각의 인버터(58b, 58d)가 어드레스 디코더(62)로부터의 RD 신호, WR 신호에 의하여 제어되어 있으므로, 읽어 넣기 용의 인버터(58d)의 제어 신호로써 RD 신호의 다른 리세트 입력을 가할 필요가 있고, 이 경우, 새로이 신호선(S)을 설치하는 일없이 모드 설정 단자(15b)로부터 입력된 동작 모드 제어 정보는 포트(58), 데이터 버스(17)를 사이에 두고 제2도에 표시한 모드 설정 제어 회로(16)의 입력에 접속된다.

이상과 같이, 제1a도에 표시하는 실시예에 의하면, 동작 모드의 설정을 3개값의 리세트 입력의 특수한 레벨(예를 들면 2Vcc)에서 모드 설정 단자의 데이터를 잡아넣어 모드 설정할 수 있도록 구성하였으므로, 유서 모드의 다른 메이커측의 동작 모드를 자유도를 올려서 설정할 수 있는 효과가 있다.

또, 제1b도에 표시하는 실시예에 의하여, 원래 동작 모드 레지스터가 데이터 버스에서 액세스 가능한 마이크로 컴퓨터에 있어서 동적 모드의 설정을 3단계 값의 리세트 입력의 특수한 레벨에서 데이터 버스 버퍼로부터 데이터 버스를 사이에 두고 설정할 수 있도록 구성하였으므로, 제1a도에 실시예의 효과에 덧붙여, 필요한 신호 배선의 면적을 데이터 버스의 겸용에 의하여 경감할 수 있는 효과가 있다.

또한, 상기 실시예에서는, 본원을 1칩 마이크로 컴퓨터에 관하여 적용하였으나, DSP등의 반도체 집적회로에 적용하여도 좋다.

또, 리세트 입력의 2×Vcc 레벨 검출에서 설명하였으나, 다른 전압 레벨의 검출에서도 3개값의 입력이 가능한 회로에서 치환(置換)할 수 있다.

이상과 같이 본 발명에 의하면, 리세트 입력이 제1의 레벨 변화일때는 동작 모드 설정 수단에 소정의 동작 모드 제어 정보를 설정하고, 리세트 입력이 제2의 레벨 변화일때는 입출력 포트의 소정의 단자로부터 입력되는 동작 모드 제어 정보를 동작 모드 설정 수단에 설정하는 동작 모드 제어 수단을 구비하였으므로, 모드 설정 전용의 입력 단자를 불필요하는 아울러, 동작 모드를 다수 설정할 수 있다는 효과를 얻었다.

Claims

동작 모드 설정 수단에 설정된 동작 모드 제어 정보에 의거하여 유서 모드나 테스트 모드 등의 복수의 동작 모드가 설정되는 반도체 집적 회로가 있어서, 리세트 입력이 제1의 레벨 변화일때는 동작 모드 설정 수단에 소정의 동작 모드 제어 정보를 설정하고, 리세트 입력이 제2의 레벨 변화일때는 입출력 포트의 소정의 단자로부터 입력되는 동작 모드 제어정보를 동작 모드 설정 수단에 설정하는 동작 모드 제어 수단과, 상기 입출력 포트에 접속되어 상기 제2의 레벨 변화시 상기 동작 모드 제어 정보를 임시로 유지하는 동작 모드 프리 래치 수단과, 상기 제2의 레벨변화시 소정의 펄시를 발생하는 수단과, 이 펄스에 의해 상기 프리래치수단의 출력을 동작 모드 레지스터에 전송하는 게이트 수단을 구비한 것을 특징으로 하는 반도체 집적 회로.