JPS62118557A - 半導体集積回路装置のモ−ド切換え回路 - Google Patents
半導体集積回路装置のモ−ド切換え回路Info
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- JPS62118557A JPS62118557A JP60259215A JP25921585A JPS62118557A JP S62118557 A JPS62118557 A JP S62118557A JP 60259215 A JP60259215 A JP 60259215A JP 25921585 A JP25921585 A JP 25921585A JP S62118557 A JPS62118557 A JP S62118557A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＬＳＩなどの半導体集積回路装置において、
通常動作モード（以下ノーマルモードという）でも用途
をもっている端子を用いて、ノーマルモードとテストモ
ードの間の切換えや、シングルチップとマルチチップの
使い分けの切換えのようなモード切換えを行なうための
回路に関するものである。
通常動作モード（以下ノーマルモードという）でも用途
をもっている端子を用いて、ノーマルモードとテストモ
ードの間の切換えや、シングルチップとマルチチップの
使い分けの切換えのようなモード切換えを行なうための
回路に関するものである。
（従来の技術）
シングルチップ・マイクロコンピュータなどのＬＳＩの
試験時に、チップ評価をスムーズに行なうことができる
ように、テストモードを設定する場合が多い。その場合
、ナス１−モードに切り換えるためにナス１−モード切
換え専用の入力端子を設けると、チップの端子数が多く
なる不都合が生じる。このような事情は、テストモード
への切換えの場合だけでなく、他のモード切換えの場合
にも同様である。
試験時に、チップ評価をスムーズに行なうことができる
ように、テストモードを設定する場合が多い。その場合
、ナス１−モードに切り換えるためにナス１−モード切
換え専用の入力端子を設けると、チップの端子数が多く
なる不都合が生じる。このような事情は、テストモード
への切換えの場合だけでなく、他のモード切換えの場合
にも同様である。
そこで、端子数を増加させることなくモード切換えを行
なうために、ノーマルモードでも用途をもっている端子
をモード切換え用に兼用することが試みられている。例
えば、電源投入時に内部ＣＲ遅延や１〜ランジスタしき
い値電圧による電圧降下を用いて、電源投入後、一定時
間あるいは電源電圧があるレベルに至るまではモード切
換え可能にする回路がある。これらの回路の場合、電源
の立上りが非常に遅い場合や電源ピンソケット側に残存
電圧があった場合にｔ：Ｊ： ＋Ｉｆζ動作を起す可能
性がある。
なうために、ノーマルモードでも用途をもっている端子
をモード切換え用に兼用することが試みられている。例
えば、電源投入時に内部ＣＲ遅延や１〜ランジスタしき
い値電圧による電圧降下を用いて、電源投入後、一定時
間あるいは電源電圧があるレベルに至るまではモード切
換え可能にする回路がある。これらの回路の場合、電源
の立上りが非常に遅い場合や電源ピンソケット側に残存
電圧があった場合にｔ：Ｊ： ＋Ｉｆζ動作を起す可能
性がある。
（目的）
本発明は一端子をノーマルモードでの機能とモード切換
え機能に兼用させるとともに、モード切換え動作の誤動
作を少なくするモード切換え回路を提供することを目的
とするものである。
え機能に兼用させるとともに、モード切換え動作の誤動
作を少なくするモード切換え回路を提供することを目的
とするものである。
（構成）
本発明のモード切換え回路では、ノーマルモードでも用
途をもっている端子に、プルダウン１〜ランジスタのし
きい値電圧がノーマルモードで使用される電源電圧より
高いインバータを接続し、このインバータの出力により
セット状態にされるようにフリップフロップを接続し、
このフリップフロップの出力を特定モードへの切換え信
号とする。
途をもっている端子に、プルダウン１〜ランジスタのし
きい値電圧がノーマルモードで使用される電源電圧より
高いインバータを接続し、このインバータの出力により
セット状態にされるようにフリップフロップを接続し、
このフリップフロップの出力を特定モードへの切換え信
号とする。
以下、実施例について具体的に説明する。
第１図は一実施例を表わす。
２はリセット入力とテストモード切換え入力を兼ねる入
力端子であり、入力端子２にはインバータ４が接続され
ている。このインバータ４はノーマルモード時の動作電
源電圧Ｖｃｃ （５Ｖ）よりも高いしきい値電圧（例え
ば８〜９ｖ程度）をもっている。６はＲＳフリップフロ
ップであり、そのセット入力にはインバータ４の出力が
接続されている。
力端子であり、入力端子２にはインバータ４が接続され
ている。このインバータ４はノーマルモード時の動作電
源電圧Ｖｃｃ （５Ｖ）よりも高いしきい値電圧（例え
ば８〜９ｖ程度）をもっている。６はＲＳフリップフロ
ップであり、そのセット入力にはインバータ４の出力が
接続されている。
入力端子２にはまた、シュミツｌ−１−リガ回路８が接
続され、シュミツ１−トリガ回路８の出力はＲＳフリッ
プフロップ６のリセッ１−人力に接続されている。ＲＳ
フリップフロップ６の出力はテストモード切換え（ｆｉ
号ＴＩ’ｉＳＴとなる。シュミットトリガ回路８の出力
信号はまた、このＬＳＩ内の他の回路のリセット信号と
して使用さ４しる。
続され、シュミツ１−トリガ回路８の出力はＲＳフリッ
プフロップ６のリセッ１−人力に接続されている。ＲＳ
フリップフロップ６の出力はテストモード切換え（ｆｉ
号ＴＩ’ｉＳＴとなる。シュミットトリガ回路８の出力
信号はまた、このＬＳＩ内の他の回路のリセット信号と
して使用さ４しる。
インバータ４の例を第２図（Ａ）及び同図（Ｉ３）に示
す。同図（Ａ）はＮＭＯ８型、同図（Ｉ３）はＣＭＯ３
型である。いずれのインバータもプルダウン側のＭＯＳ
トランジスタ（ドライブトランジスタともいう）として
、しきい値電圧が８〜９ｖ程度のエンハンスメン１〜型
ＮＭＯ３Ｉヘランジスタを使用している。このような、
しきい値電圧の高いＭｏＳトランジスタとしては、例え
ばメモリで使用されるコアトランジスタなどを用いるこ
とができる。ＭＯ８！−ランジスタのゲート領域へのイ
オン注入によりしきい値電圧を高めることができる。プ
ルアップ側のＭＯ５１〜ランジスタ（ロードトランジス
タともいう）は、同図（Ａ）ではデプリーション型であ
り、同図（Ｂ）ではエンハンスメント型ＰＭＯ８）−ラ
ンジスタである。
す。同図（Ａ）はＮＭＯ８型、同図（Ｉ３）はＣＭＯ３
型である。いずれのインバータもプルダウン側のＭＯＳ
トランジスタ（ドライブトランジスタともいう）として
、しきい値電圧が８〜９ｖ程度のエンハンスメン１〜型
ＮＭＯ３Ｉヘランジスタを使用している。このような、
しきい値電圧の高いＭｏＳトランジスタとしては、例え
ばメモリで使用されるコアトランジスタなどを用いるこ
とができる。ＭＯ８！−ランジスタのゲート領域へのイ
オン注入によりしきい値電圧を高めることができる。プ
ルアップ側のＭＯ５１〜ランジスタ（ロードトランジス
タともいう）は、同図（Ａ）ではデプリーション型であ
り、同図（Ｂ）ではエンハンスメント型ＰＭＯ８）−ラ
ンジスタである。
本実施例では入力端子２に０〜０．８Ｖ、２〜５ｖ及び
８〜１０ｖの３段階の入力レベルを与えることにより、
それぞれノーマルモード（リセツ１へ状態）、ノーマル
モード（動作状態）及びナス１−モードの３種類のモー
ドを設定することができる。
８〜１０ｖの３段階の入力レベルを与えることにより、
それぞれノーマルモード（リセツ１へ状態）、ノーマル
モード（動作状態）及びナス１−モードの３種類のモー
ドを設定することができる。
次に、このモード設定動作を第３図により説明する。
入力端子２の入力信号ＲＥＳをＯｖレベルとすると、シ
ュミットトリガ回路８の出力がＯｖレベルとなってＲＳ
フリップフロップ６がリセットされ、テストモード切換
え信号ＴＥＳＴが０■レベルとなる。この状態はノーマ
ルモードのリセット状態である。
ュミットトリガ回路８の出力がＯｖレベルとなってＲＳ
フリップフロップ６がリセットされ、テストモード切換
え信号ＴＥＳＴが０■レベルとなる。この状態はノーマ
ルモードのリセット状態である。
次に、入力信号を５ｖレベルにするとシュミットトリが
回路８の出力が５ｖレベルとなり、リセット状態が解除
される。しかし、インバータ４の出力信号は５ｖの入力
では反転しないのでＲＳフリツプフロップ６のＴ ｒＥ
Ｓ Ｔ信号はＯＶＩノベルのままである。したがって
、この状態はノーマルモードの動作状態となる。
回路８の出力が５ｖレベルとなり、リセット状態が解除
される。しかし、インバータ４の出力信号は５ｖの入力
では反転しないのでＲＳフリツプフロップ６のＴ ｒＥ
Ｓ Ｔ信号はＯＶＩノベルのままである。したがって
、この状態はノーマルモードの動作状態となる。
次に、入力信号を１０ＶＩノベルとすると、インバータ
４の出力Ｍ号が反転し、１（Ｓフリップフロップ６のセ
ラ１〜人力ＳｅｔがＯｖレベルとなり、ＴＥＳＴ信号が
５ｖレベルとなり、テストモードになる。
４の出力Ｍ号が反転し、１（Ｓフリップフロップ６のセ
ラ１〜人力ＳｅｔがＯｖレベルとなり、ＴＥＳＴ信号が
５ｖレベルとなり、テストモードになる。
一旦テストモードになった後は人力信号が２ｖ以上あれ
ばシュミツ１−１−リガ回路８によりＲＳフリップフロ
ップ６のリセット入力信号ＲがＯｖレベルにはならない
ので、テストモードが維持される。
ばシュミツ１−１−リガ回路８によりＲＳフリップフロ
ップ６のリセット入力信号ＲがＯｖレベルにはならない
ので、テストモードが維持される。
第４図は他の実施例を表オ）す。
本実施例は入力端子２に３段階の入力レベルを与えるこ
とにより、ノーマルモード（リセット状態）、ノーマル
モード（動作状態）、テス１へモード（動作状態）及び
テストモード（リセツ１へ状態）の４つのモードを設定
できるようにしたものである。
とにより、ノーマルモード（リセット状態）、ノーマル
モード（動作状態）、テス１へモード（動作状態）及び
テストモード（リセツ１へ状態）の４つのモードを設定
できるようにしたものである。
第１図の実施例と比較すると、インバータ４とＲＳフリ
ップフロップ６の間に、ノイズによる誤動作を防止する
ためにトランスミッションゲート１０が設けられている
。ＣＬＫはクロック信号である。したがって、テストモ
ードに移るには、少なくともＣＬＫ信号の周期の間、入
力端子２への印加電圧レベルを８〜ＩＯＶに維持する必
要がある。
ップフロップ６の間に、ノイズによる誤動作を防止する
ためにトランスミッションゲート１０が設けられている
。ＣＬＫはクロック信号である。したがって、テストモ
ードに移るには、少なくともＣＬＫ信号の周期の間、入
力端子２への印加電圧レベルを８〜ＩＯＶに維持する必
要がある。
また、ＲＳフリップフロップ６のリセット入力にはデコ
ーダ１２の出力信号であるクリア信号（ＣＲＴＥＳＴ）
信号が入力される。デコーダ１２はノーマルモード時に
ＣＰＵ１４からスタートアドレス（リセッｌ−後にプロ
グラムを開始する先頭アドレス）が出力された時にのみ
、ＣＲＴＥＳＴ信号がアクティブになるように設定され
ている。１６はアドレスバスである。シュミットトリガ
回路８の出力はＣＰＵ１４のリセツ１−人力に接続され
ている。
ーダ１２の出力信号であるクリア信号（ＣＲＴＥＳＴ）
信号が入力される。デコーダ１２はノーマルモード時に
ＣＰＵ１４からスタートアドレス（リセッｌ−後にプロ
グラムを開始する先頭アドレス）が出力された時にのみ
、ＣＲＴＥＳＴ信号がアクティブになるように設定され
ている。１６はアドレスバスである。シュミットトリガ
回路８の出力はＣＰＵ１４のリセツ１−人力に接続され
ている。
入力端子２に８〜１０ｖを印加してテストモードになっ
た後は、テスト用スタートアドレスを別にするようにし
て、プログラムの先頭アドレスはアクセス禁止にすれば
、リセット信号πｆ１を使用したテストも可能である。
た後は、テスト用スタートアドレスを別にするようにし
て、プログラムの先頭アドレスはアクセス禁止にすれば
、リセット信号πｆ１を使用したテストも可能である。
例えばＣＰＵを使ったＬＳＴの場合、テストモードにし
てリセット信号ＲＥＳを使う必要があるが、本実施例で
はそれが可能である。
てリセット信号ＲＥＳを使う必要があるが、本実施例で
はそれが可能である。
テストモードからノーマルモードに戻るときは、プログ
ラムの先頭アドレスをアクセスしてＣＲＴＥＳＴ信号を
アクティブにすればよい。
ラムの先頭アドレスをアクセスしてＣＲＴＥＳＴ信号を
アクティブにすればよい。
本実施例の動作を第５図により説明する。
入力端子２の入力信号をＯｖレベルとすると、シュミッ
トトリガ回路８の出力がＯｖレベルとなり、ノーマルモ
ードのりセット状態となる。
トトリガ回路８の出力がＯｖレベルとなり、ノーマルモ
ードのりセット状態となる。
入力端子２の人力信号を５ｖレベルにすると、リセット
状態が解除され、ノーマルモードの動作状態になる。ま
た、スターｌルアドレスによりＣＲＴＥＳＴ信号が発生
する。
状態が解除され、ノーマルモードの動作状態になる。ま
た、スターｌルアドレスによりＣＲＴＥＳＴ信号が発生
する。
もし、入力端子２に記号Δで示されるような、ＣＬＫ信
号の周期より短かいノイズが印加されたとしても、１−
ランミッションゲ−１へ１０により１くＳフリップフロ
ップ６のセラ１〜人力Ｓｅｔはアクティブにはならない
。入力端子２の印加電圧が］、ＯＶレベルでＣＬＫ信号
の周期より長くなると、ＲＳフリップフロップ６のセッ
ト入力Ｓｅｔがアクティブになり、ＴＥＳＴ信号が５Ｖ
レベルとなってテストモードの動作状態へ移行する。
号の周期より短かいノイズが印加されたとしても、１−
ランミッションゲ−１へ１０により１くＳフリップフロ
ップ６のセラ１〜人力Ｓｅｔはアクティブにはならない
。入力端子２の印加電圧が］、ＯＶレベルでＣＬＫ信号
の周期より長くなると、ＲＳフリップフロップ６のセッ
ト入力Ｓｅｔがアクティブになり、ＴＥＳＴ信号が５Ｖ
レベルとなってテストモードの動作状態へ移行する。
テストモー１時に、例えばＣＰＵ］、４のテストをする
ために入力端子２の入力信号をＯｖレベルとすると、シ
ュミットトリガ回路８の出力信号τＥＳが○Ｖレベルと
なってＣＰＵ］、４がリセットされる。次に、入力端子
２の入力信号を５ｖレベルにしてリセットを解除したと
き、テストモード時のスター１〜アドレスが出力されＣ
ＰＵ１４のテストが開始される。このとき、ＣＲＴＥＳ
Ｔ信号は発生されないので、ナス１−モードは維持され
る。
ために入力端子２の入力信号をＯｖレベルとすると、シ
ュミットトリガ回路８の出力信号τＥＳが○Ｖレベルと
なってＣＰＵ］、４がリセットされる。次に、入力端子
２の入力信号を５ｖレベルにしてリセットを解除したと
き、テストモード時のスター１〜アドレスが出力されＣ
ＰＵ１４のテストが開始される。このとき、ＣＲＴＥＳ
Ｔ信号は発生されないので、ナス１−モードは維持され
る。
実施例ではノーマルモードとテストモードの間の切換え
を例として説明しているが、他のモード切換えについて
も同様である。
を例として説明しているが、他のモード切換えについて
も同様である。
（効果）
本発明ではノーマルモードで固有の機能をもつ端子にモ
ード切換えの機能も兼ねさせるようにしたので、ＩＣの
端子を有効に利用することができるようになる。そして
、モード切換えを行なうために端子に印加される高電圧
を検出する回路どして、ノーマルモードで使用される電
源電圧Ｊ：り高いしきい値電圧をもつインバータを使用
しているので、論理回路が簡単になり、またｌ〜ランジ
スタサイズも特別なサイズにする必要がない。しきい値
電圧の高いインバータを構成するためにプルダウントラ
ンジスタどしてしきい値電圧の高いトランジスタを使用
している。このようなしきい値電圧の高い１−ランジス
タを形成することはプロセス的にはとても簡単である。
ード切換えの機能も兼ねさせるようにしたので、ＩＣの
端子を有効に利用することができるようになる。そして
、モード切換えを行なうために端子に印加される高電圧
を検出する回路どして、ノーマルモードで使用される電
源電圧Ｊ：り高いしきい値電圧をもつインバータを使用
しているので、論理回路が簡単になり、またｌ〜ランジ
スタサイズも特別なサイズにする必要がない。しきい値
電圧の高いインバータを構成するためにプルダウントラ
ンジスタどしてしきい値電圧の高いトランジスタを使用
している。このようなしきい値電圧の高い１−ランジス
タを形成することはプロセス的にはとても簡単である。
例えば、ＲＯＭなどのメモリを内蔵していて、そのメモ
リにコア１−ランジスタを用いている場合、コア１−ラ
ンジスタと同じトランジスタを上記インバータのプルダ
ウントランジスタに使用すれば、特別なマスク工程を追
加する必要もなく、ごく一般的な技術のみで実現するこ
とができる。
リにコア１−ランジスタを用いている場合、コア１−ラ
ンジスタと同じトランジスタを上記インバータのプルダ
ウントランジスタに使用すれば、特別なマスク工程を追
加する必要もなく、ごく一般的な技術のみで実現するこ
とができる。
第１図は一実施例を示す回路図、第２図（Ａ）及び同図
（Ｂ）は同実施例で使用されるインバータの例を示す回
路図、第３図は同実施例の動作を示す波形図、第４図は
他の実施例を示す回路図、第５図は同実施例の動作を示
す波形図である。 ２・・・・・・端子、 ４・・・・・・インバータ、 ６・・・・・・ＲＳフリップフロップ、１０・・・・・
・１〜ランスミツシヨンゲート、１２・・・・・・デコ
ーダ、 １４・・・・・・ＣＰＵ。
（Ｂ）は同実施例で使用されるインバータの例を示す回
路図、第３図は同実施例の動作を示す波形図、第４図は
他の実施例を示す回路図、第５図は同実施例の動作を示
す波形図である。 ２・・・・・・端子、 ４・・・・・・インバータ、 ６・・・・・・ＲＳフリップフロップ、１０・・・・・
・１〜ランスミツシヨンゲート、１２・・・・・・デコ
ーダ、 １４・・・・・・ＣＰＵ。
Claims (4)
- （１）通常の動作モードでも用途をもっている端子に、
プルダウントランジスタのしきい値電圧が通常動作モー
ドで使用される電源電圧より高いインバータを接続し、
このインバータの出力によりセット状態にされるように
フリップフロップを接続し、このフリップフロップの出
力を特定モードへの切換え信号とする半導体集積回路装
置のモード切換え回路。 - （２）前記端子はリセット入力端子であり、前記特定モ
ードはテストモードであり、かつ、前記フリップフロッ
プのリセット入力には前記リセット入力端子からのリセ
ット信号が入力される特許請求の範囲第１項に記載のモ
ード切換え回路。 - （３）前記端子はリセット入力端子であり、前記特定モ
ードはテストモードであり、かつ、前記フリップフロッ
プのリセット入力にはＣＰＵのスタートアドレスが出力
された時にのみリセット信号が入力される特許請求の範
囲第１項に記載のモード切換え回路。 - （４）前記インバータと前記フリップフロップの間にト
ランスミッションゲートが設けられている特許請求の範
囲第１項、第２項又は第３項に記載のモード切換え回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259215A JPS62118557A (ja) | 1985-11-19 | 1985-11-19 | 半導体集積回路装置のモ−ド切換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259215A JPS62118557A (ja) | 1985-11-19 | 1985-11-19 | 半導体集積回路装置のモ−ド切換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118557A true JPS62118557A (ja) | 1987-05-29 |
Family
ID=17330994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259215A Pending JPS62118557A (ja) | 1985-11-19 | 1985-11-19 | 半導体集積回路装置のモ−ド切換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118557A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0408353A2 (en) * | 1989-07-11 | 1991-01-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JPH0855077A (ja) * | 1994-05-17 | 1996-02-27 | Lg Semicon Co Ltd | 情報利用回路 |
| JP2006172700A (ja) * | 2004-12-10 | 2006-06-29 | Samsung Electronics Co Ltd | 低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法 |
-
1985
- 1985-11-19 JP JP60259215A patent/JPS62118557A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0408353A2 (en) * | 1989-07-11 | 1991-01-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JPH0855077A (ja) * | 1994-05-17 | 1996-02-27 | Lg Semicon Co Ltd | 情報利用回路 |
| JP2006172700A (ja) * | 2004-12-10 | 2006-06-29 | Samsung Electronics Co Ltd | 低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法 |
| US7864622B2 (en) | 2004-12-10 | 2011-01-04 | Samsung Electronics Co., Ltd. | Low power multi-chip semiconductor memory device and chip enable method thereof |
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