JPS6010911A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6010911A JPS6010911A JP58120805A JP12080583A JPS6010911A JP S6010911 A JPS6010911 A JP S6010911A JP 58120805 A JP58120805 A JP 58120805A JP 12080583 A JP12080583 A JP 12080583A JP S6010911 A JPS6010911 A JP S6010911A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- gate
- transfer gate
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ保持回路のデータ保持不良を確実に検
出し、抽出することができる半導体集積回路に関するも
のである。
出し、抽出することができる半導体集積回路に関するも
のである。
第１図は従来の半導体集積回路を示す回路図でラシ、−
例として、ダイナミック型データ保持回路を示す論理口
である。同図において、（１）はデータ保持のためのイ
ンバータ列、（２）は保持データであるインバータ列（
１）の出力端子からこのインバータ列（１）の入力端子
への帰還ループ、（３）はデータ保持時のみデータを帰
還させるために開閉するＦ−夕保持用トランスファゲー
ト、（４）はデータ保持に必要な寄生容ｉ、（５）はデ
ータ入力用トランスファゲート、（６）は入力部、（１
）は出力部、（８）は電源ＶＳＳである。
例として、ダイナミック型データ保持回路を示す論理口
である。同図において、（１）はデータ保持のためのイ
ンバータ列、（２）は保持データであるインバータ列（
１）の出力端子からこのインバータ列（１）の入力端子
への帰還ループ、（３）はデータ保持時のみデータを帰
還させるために開閉するＦ−夕保持用トランスファゲー
ト、（４）はデータ保持に必要な寄生容ｉ、（５）はデ
ータ入力用トランスファゲート、（６）は入力部、（１
）は出力部、（８）は電源ＶＳＳである。
次に、上記構成による半導体集積回路の動作について説
明する。まず、データ保持用トランス７アゲート０）を
閉じた状態において、データ保持回路へのデータ入力用
トランスファゲート（５）を開くことによって、データ
がインバータ列（１）に入力される。次に、このデータ
入力用トランスファゲート６）を閉じると同時にデータ
保持用トランスファゲートを開くことによって、出力部
σ）の保持データが帰還ループＱ）を介して入力部（６
）に帰還され、寄生容量（４）を保持データによって決
まる状態に安定に保ち続ける。このように、データの保
持が行なわれるため、通常、ダイナミック型データ保持
回路と定義される。
明する。まず、データ保持用トランス７アゲート０）を
閉じた状態において、データ保持回路へのデータ入力用
トランスファゲート（５）を開くことによって、データ
がインバータ列（１）に入力される。次に、このデータ
入力用トランスファゲート６）を閉じると同時にデータ
保持用トランスファゲートを開くことによって、出力部
σ）の保持データが帰還ループＱ）を介して入力部（６
）に帰還され、寄生容量（４）を保持データによって決
まる状態に安定に保ち続ける。このように、データの保
持が行なわれるため、通常、ダイナミック型データ保持
回路と定義される。
しかしながら、従来の半導体集積回路では保持データが
ＩＩ レベルのとき、もし帰還ループ（２）やデータ保
持用トランスファゲート０）のゲート大刀が製造時、あ
るいは実使用時に切断されると、保持データが帰還され
なくなるため、寄生容量（４）に充電されている電荷が
データ入力用トランスファゲート（９，インバータ列（
１）のデータ保持用トランスファゲート（３）や基板を
通じて放電され、一定時間後には保持データが１Ｌ“レ
ベルに反転してしまう。この放電時間は一般に、半導体
集積回路の検査時間よシも長いため、放電しないうちに
、検査が終了し、不良として抽出することができない欠
点があった。
ＩＩ レベルのとき、もし帰還ループ（２）やデータ保
持用トランスファゲート０）のゲート大刀が製造時、あ
るいは実使用時に切断されると、保持データが帰還され
なくなるため、寄生容量（４）に充電されている電荷が
データ入力用トランスファゲート（９，インバータ列（
１）のデータ保持用トランスファゲート（３）や基板を
通じて放電され、一定時間後には保持データが１Ｌ“レ
ベルに反転してしまう。この放電時間は一般に、半導体
集積回路の検査時間よシも長いため、放電しないうちに
、検査が終了し、不良として抽出することができない欠
点があった。
したがって、この発明の目的は帰還ループが切断された
場合には瞬時に保持データを放電させることによシ、短
時間の検査でも、不良を抽出することができる半導体集
積回路を提供するものである。
場合には瞬時に保持データを放電させることによシ、短
時間の検査でも、不良を抽出することができる半導体集
積回路を提供するものである。
このような目的を達成するため、この発明は直列に接続
された、インバータ、アンドゲート、オアゲートなどの
論理素子列と、一端がこの論理素子列の初段の素子の入
力に接続され、他端が前記論理素子列の出力に接続され
たデータ保持用トランスファゲートと、前記論理素子列
の初段の素子の入力と電源端子間に接続された抵抗成分
を有する素子と、前記論理素子列の初段の入力に一端が
接続されたデータ入力用トランスファゲートとから構成
されたデータ保持回路を備えるものであシ、以下実施例
を用いて説明する。
された、インバータ、アンドゲート、オアゲートなどの
論理素子列と、一端がこの論理素子列の初段の素子の入
力に接続され、他端が前記論理素子列の出力に接続され
たデータ保持用トランスファゲートと、前記論理素子列
の初段の素子の入力と電源端子間に接続された抵抗成分
を有する素子と、前記論理素子列の初段の入力に一端が
接続されたデータ入力用トランスファゲートとから構成
されたデータ保持回路を備えるものであシ、以下実施例
を用いて説明する。
第２図はこの発明に係る半導体集積回路の一実施例を示
す回路図である。同図において、（９）は前記インバー
タ列（１）の入力部組とアース間に接続さ 。
す回路図である。同図において、（９）は前記インバー
タ列（１）の入力部組とアース間に接続さ 。
れた拡散抵抗であシ、瞬時に放電されるのに十分低い抵
抗値である。
抗値である。
次に、上記構成による半導体集積回路の動作について説
明する。まず、データ保持用トランスファゲートＧ）を
閉じた状態において、データ保持回路へのデータ入力用
トランスファゲート６）を開くことによって、データが
インバータ列０）に入力される。次に、このデータ入力
用トランスファゲート６）を閉じると同時にデータ保持
用トランスファゲート（３）を開くことによって、出力
部ＣＩ）の保持データが帰還ループ（２）を介して入力
部（６）に帰還され、寄生容量（４）を保持データによ
って決まる状態に安定に保ち続けることができる。次に
、帰還ループ（２）やデータ保持用トランスファゲート
（３）の入力部が切断されている場合には、保持データ
がＨレベルのとき、この保持データは拡散抵抗（９）を
介して瞬時にして電源Ｖｓ ｓ （８）に放電される。
明する。まず、データ保持用トランスファゲートＧ）を
閉じた状態において、データ保持回路へのデータ入力用
トランスファゲート６）を開くことによって、データが
インバータ列０）に入力される。次に、このデータ入力
用トランスファゲート６）を閉じると同時にデータ保持
用トランスファゲート（３）を開くことによって、出力
部ＣＩ）の保持データが帰還ループ（２）を介して入力
部（６）に帰還され、寄生容量（４）を保持データによ
って決まる状態に安定に保ち続けることができる。次に
、帰還ループ（２）やデータ保持用トランスファゲート
（３）の入力部が切断されている場合には、保持データ
がＨレベルのとき、この保持データは拡散抵抗（９）を
介して瞬時にして電源Ｖｓ ｓ （８）に放電される。
また、拡散抵抗（９）を電源ＶＣＣ側に接続した場合は
電源Ｖｃｃから寄生容量（４）を瞬時に充電することに
よって保持データを反転させることができる。
電源Ｖｃｃから寄生容量（４）を瞬時に充電することに
よって保持データを反転させることができる。
なお、上述の実施例では拡散抵抗を設けた場合を示した
が、これに限定せず、ポリシリコン抵抗。
が、これに限定せず、ポリシリコン抵抗。
デプレッション型°トランジスタなどを使用してもよい
ことはもちろんである。また、論理素子列としてインバ
ータを用いたが、これに限定せず、アンドゲート、オア
ゲートなどを用いてもよいことはもちろんである。
ことはもちろんである。また、論理素子列としてインバ
ータを用いたが、これに限定せず、アンドゲート、オア
ゲートなどを用いてもよいことはもちろんである。
以上詳細に説明したように、この発明に係る半導体集積
回路によればデータが瞬時に放電するように構成したの
で、帰還ループの切断によってデータが保持できないよ
うな半導体集積回路な短時間の検査で確実に抽出し、除
去することができる効果がある。
回路によればデータが瞬時に放電するように構成したの
で、帰還ループの切断によってデータが保持できないよ
うな半導体集積回路な短時間の検査で確実に抽出し、除
去することができる効果がある。
第１図は従来の半導体集積回路を示す回路図、第２図社
この発明に係る半導体集積回路の一実施例を示す回路図
である。 （１）＃・・・インバータ列、（２）・・・・帰還ルー
プ、（３）・・・拳データ保持用トランスファゲート、
（４・・・・寄生容量、（５）・・・・データ入力用ト
ランスファゲート、（６）・・・・入力部、（７）・・
・・出力部、（８）・・・・電源Ｖｓｓ、（９）・・・
・拡散抵抗。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄 第１図 第２図
この発明に係る半導体集積回路の一実施例を示す回路図
である。 （１）＃・・・インバータ列、（２）・・・・帰還ルー
プ、（３）・・・拳データ保持用トランスファゲート、
（４・・・・寄生容量、（５）・・・・データ入力用ト
ランスファゲート、（６）・・・・入力部、（７）・・
・・出力部、（８）・・・・電源Ｖｓｓ、（９）・・・
・拡散抵抗。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄 第１図 第２図
Claims (1)
- 【特許請求の範囲】 直列に接続された、インバータ、アンドゲート。 オアゲートなどの論理素子列と、一端がこの論理素子列
の初段の素子の入力に接続され、他端が前記論理素子列
の出方に接続されたデータ保持用トランスファゲートと
、前記論理素子列の初段の素子の入力と電源端子間に接
続された抵抗成分を有する素子と、前記論理素子列の初
段の入力に一端が接続されたデータ入力用トランスファ
ゲートとから構成されたデータ保持回路を備えたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120805A JPS6010911A (ja) | 1983-06-30 | 1983-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120805A JPS6010911A (ja) | 1983-06-30 | 1983-06-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010911A true JPS6010911A (ja) | 1985-01-21 |
Family
ID=14795414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120805A Pending JPS6010911A (ja) | 1983-06-30 | 1983-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010911A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489610A (en) * | 1987-09-29 | 1989-04-04 | Nippon Electric Ic Microcomput | Static latch circuit |
| JPH01311716A (ja) * | 1988-06-10 | 1989-12-15 | Nec Ic Microcomput Syst Ltd | スタティックフリップフロップ回路 |
| JPH01316017A (ja) * | 1988-06-15 | 1989-12-20 | Nec Ic Microcomput Syst Ltd | ２相型スタティックフリップフロップ回路 |
| JPH0322609A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | ラッチ回路 |
| US5372050A (en) * | 1992-03-06 | 1994-12-13 | Mazda Motor Corporation | Shift device for automatic transmission |
| JP2009539519A (ja) * | 2006-06-12 | 2009-11-19 | カムプ スカンディナビア アクティエボラーグ | 過伸展支持具用フレーム |
-
1983
- 1983-06-30 JP JP58120805A patent/JPS6010911A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489610A (en) * | 1987-09-29 | 1989-04-04 | Nippon Electric Ic Microcomput | Static latch circuit |
| JPH01311716A (ja) * | 1988-06-10 | 1989-12-15 | Nec Ic Microcomput Syst Ltd | スタティックフリップフロップ回路 |
| JPH01316017A (ja) * | 1988-06-15 | 1989-12-20 | Nec Ic Microcomput Syst Ltd | ２相型スタティックフリップフロップ回路 |
| JPH0322609A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | ラッチ回路 |
| US5372050A (en) * | 1992-03-06 | 1994-12-13 | Mazda Motor Corporation | Shift device for automatic transmission |
| JP2009539519A (ja) * | 2006-06-12 | 2009-11-19 | カムプ スカンディナビア アクティエボラーグ | 過伸展支持具用フレーム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5212442A (en) | Forced substrate test mode for packaged integrated circuits | |
| US5617366A (en) | Method and apparatus for a test control circuit of a semiconductor memory device | |
| EP0297821A3 (en) | Semiconductor integrated circuit device having gate array and memory | |
| KR950001293B1 (ko) | 반도체 메모리칩의 병렬테스트 회로 | |
| US5898700A (en) | Test signal generator and method for testing a semiconductor wafer having a plurality of memory chips | |
| TW201335935A (zh) | 用以量測偏壓溫度效應之環形震盪器 | |
| KR960004460B1 (ko) | 반도체장치 | |
| JPS6010911A (ja) | 半導体集積回路 | |
| US5973900A (en) | High voltage protection for an integrated circuit input buffer | |
| US6377098B1 (en) | CMOS latch having a selectable feedback path | |
| GB2183853A (en) | Power supply switch circuit for wafer scale applications | |
| US6388926B1 (en) | Integrated circuit having forced substrate test mode with improved substrate isolation | |
| US5463335A (en) | Power up detection circuits | |
| US7454672B2 (en) | Semiconductor memory device testable with a single data rate and/or dual data rate pattern in a merged data input/output pin test mode | |
| US6134174A (en) | Semiconductor memory for logic-hybrid memory | |
| US5412337A (en) | Semiconductor device providing reliable conduction test of all terminals | |
| JPH11281714A (ja) | 半導体装置の入力回路及びその半導体装置 | |
| JPS6010912A (ja) | 半導体集積回路 | |
| JP2582154Y2 (ja) | 半導体装置 | |
| JPS62118557A (ja) | 半導体集積回路装置のモ−ド切換え回路 | |
| KR100275328B1 (ko) | 출력장치 | |
| JP3151315B2 (ja) | 半導体集積回路装置 | |
| JPS61190798A (ja) | 半導体装置 | |
| JPH03283197A (ja) | 半導体メモリ | |
| US6717883B2 (en) | Semiconductor memory for logic-hybrid memory |