JPS61190798A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61190798A JPS61190798A JP60029272A JP2927285A JPS61190798A JP S61190798 A JPS61190798 A JP S61190798A JP 60029272 A JP60029272 A JP 60029272A JP 2927285 A JP2927285 A JP 2927285A JP S61190798 A JPS61190798 A JP S61190798A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- output
- temperature
- mode
- power consumption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は少くとも２つの電流消費モードを有する半導体
装置に関し、特に２つの電流消費モードとして例えばア
クティブモード（メモリセルとその周辺回路とに所定の
電力が供給されてデータの書込み続出しが可能とされた
状態）とスタンバイモード（メモリセルを除く周辺回路
への電力供給が断たれた所謂パワーダウンの状態）とを
有するメモリなどの半導体装置に関する。
装置に関し、特に２つの電流消費モードとして例えばア
クティブモード（メモリセルとその周辺回路とに所定の
電力が供給されてデータの書込み続出しが可能とされた
状態）とスタンバイモード（メモリセルを除く周辺回路
への電力供給が断たれた所謂パワーダウンの状態）とを
有するメモリなどの半導体装置に関する。
従来より所謂ｒｃとして構成された半導体装置において
は該ＩＣに印加しうる最高温度、最大電源電圧などが規
定されており、これらを越えるとその特性の劣化ないし
破損を招くことがある。
は該ＩＣに印加しうる最高温度、最大電源電圧などが規
定されており、これらを越えるとその特性の劣化ないし
破損を招くことがある。
そこで通常ＩＣを使用した装置の設計にあたっては、こ
れらの基準を考慮した設計が行われるが、何らかの原因
でこの最大定格を越えた条件がＩＣに印加されることが
ある。例えば消費電力に動作Ｃｙｃｌｅ Ｔｉｍｅ依存
性のある非同期型ＳＲＡＭ（Ａｄ−ｄｒｅｓｓ Ｔｒａ
ｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ方式により内部をｏｙ−
ｎａｍｉｃに動作させるＴｙｐｅのＩＣ）においてＭｉ
ｎｉｍｕＬＩＣｙｃｌｅ Ｔｉｍｅ以下に相当するＡｄ
ｄｒｅｓｓ ｓｋｅｗが煩繁に印加された場合、消費電
流が最大規定値を越える可能性がある。高温雰囲気中で
この様なことがおこると、ｒｃのｊｕｎｃｔｉｏｒ＋ｊ
ｉ度が最大定格値を越える可能性がある。しかしながら
従来の ＩＣにおいてはそれに対する対策が何等施され
ていないという問題点があった。
れらの基準を考慮した設計が行われるが、何らかの原因
でこの最大定格を越えた条件がＩＣに印加されることが
ある。例えば消費電力に動作Ｃｙｃｌｅ Ｔｉｍｅ依存
性のある非同期型ＳＲＡＭ（Ａｄ−ｄｒｅｓｓ Ｔｒａ
ｎｓｉｔｉｏｎ Ｄｅｔｅｃｔ方式により内部をｏｙ−
ｎａｍｉｃに動作させるＴｙｐｅのＩＣ）においてＭｉ
ｎｉｍｕＬＩＣｙｃｌｅ Ｔｉｍｅ以下に相当するＡｄ
ｄｒｅｓｓ ｓｋｅｗが煩繁に印加された場合、消費電
流が最大規定値を越える可能性がある。高温雰囲気中で
この様なことがおこると、ｒｃのｊｕｎｃｔｉｏｒ＋ｊ
ｉ度が最大定格値を越える可能性がある。しかしながら
従来の ＩＣにおいてはそれに対する対策が何等施され
ていないという問題点があった。
本発明はかかる問題点を解決するためになされたもので
、少くとも２つの電流消費モードを有する半導体装置を
対象として、その装置試験などにおいてそのチップ温度
が所定値以上に上昇した場合には該半導体装置を強制的
に低消費電力モード（パワーダウンモード）とすること
によって当該チップの発熱をおさえ、しかもその異状な
温度状態を予め確実に検出して、その特性劣化ないしは
破壊を事前に阻止するようにしたものである。
、少くとも２つの電流消費モードを有する半導体装置を
対象として、その装置試験などにおいてそのチップ温度
が所定値以上に上昇した場合には該半導体装置を強制的
に低消費電力モード（パワーダウンモード）とすること
によって当該チップの発熱をおさえ、しかもその異状な
温度状態を予め確実に検出して、その特性劣化ないしは
破壊を事前に阻止するようにしたものである。
ここで少くとも２つの電流消費モードを有する半導体装
置としては例えばアクティブモードとスタンバイモード
とを有するメモリなどが挙げられる。その場合、アクテ
ィブモードにおいては当該メモリのメモリセルとその周
辺回路（例えばアドレスバッファ、デコーダなど）とに
所定の直流電源からパワーが供給されてデータの書込み
又は読出しを行うことが可能とされるもので、通常この
モードにおいてはチップセレクト信号τ丁がローレヘル
とされる。一方スタンバイモードにおいてはメモリセル
を除く周辺回路へのパワーが供給が断たれる（したがっ
て上記直流電源から供給されるパワーが低下した状態と
される）もので、通常子ノブセレクト信号τ丁がハイレ
ヘル（非選択）とされる。
置としては例えばアクティブモードとスタンバイモード
とを有するメモリなどが挙げられる。その場合、アクテ
ィブモードにおいては当該メモリのメモリセルとその周
辺回路（例えばアドレスバッファ、デコーダなど）とに
所定の直流電源からパワーが供給されてデータの書込み
又は読出しを行うことが可能とされるもので、通常この
モードにおいてはチップセレクト信号τ丁がローレヘル
とされる。一方スタンバイモードにおいてはメモリセル
を除く周辺回路へのパワーが供給が断たれる（したがっ
て上記直流電源から供給されるパワーが低下した状態と
される）もので、通常子ノブセレクト信号τ丁がハイレ
ヘル（非選択）とされる。
そしてかかる問題点を解決するために本発明によれば、
少くとも２つの電流消費モードを有する半導体装置のチ
ップ上にチップ温度検出器が設けられ、チップ温度が所
定値以上に上昇した場合には、該チップ温度検出器から
の出力にもとづいてその動作モードが強制的に低消費電
力モードとされる半導体装置が提供される。
少くとも２つの電流消費モードを有する半導体装置のチ
ップ上にチップ温度検出器が設けられ、チップ温度が所
定値以上に上昇した場合には、該チップ温度検出器から
の出力にもとづいてその動作モードが強制的に低消費電
力モードとされる半導体装置が提供される。
上記構成によれば、チップ温度が所定値以上に上昇した
場合に、該チップ温度検出器からの出力にもとづいて、
仮に当該チップが外部からの信号によって選択された状
態にある場合においても当該子ノブの動作モードを強制
的に低消費電力モードとしてそのチップ発熱をおさえ、
しかもそのデータ出力がカントされる（データ読出しが
不可能とされる）ため、例えばその出荷前に行われる初
期の装置試験によっても当該半導体装置が異常な温度状
態となったことを確実に検出することができ、所定の対
策を講することが可能となる。
場合に、該チップ温度検出器からの出力にもとづいて、
仮に当該チップが外部からの信号によって選択された状
態にある場合においても当該子ノブの動作モードを強制
的に低消費電力モードとしてそのチップ発熱をおさえ、
しかもそのデータ出力がカントされる（データ読出しが
不可能とされる）ため、例えばその出荷前に行われる初
期の装置試験によっても当該半導体装置が異常な温度状
態となったことを確実に検出することができ、所定の対
策を講することが可能となる。
第１図は本発明にかかる半導体装置の１実施例を示すも
ので、１は動作モード制御回路、２はチップ温度検出器
、３はメモリセルアレイ、４，５゜６は該メモリセルア
レイの周辺回路であって、これらは１つの半導体集積回
路チップ１０上に集積されており、その動作モード制御
回路１に外部から入力されるチップセレクト信号τ丁は
ノアゲー）１１の一方の入力信号として入力され該ノア
ゲート１１の他方の人力信号としてはチップ温度検出器
２の出力Ｂがインバータ１２を通して入力される。
ので、１は動作モード制御回路、２はチップ温度検出器
、３はメモリセルアレイ、４，５゜６は該メモリセルア
レイの周辺回路であって、これらは１つの半導体集積回
路チップ１０上に集積されており、その動作モード制御
回路１に外部から入力されるチップセレクト信号τ丁は
ノアゲー）１１の一方の入力信号として入力され該ノア
ゲート１１の他方の人力信号としてはチップ温度検出器
２の出力Ｂがインバータ１２を通して入力される。
チップ温度検出器２は当該半導体装１における所定の個
所、例えばメモリセル又はその周辺回路など電力消費の
大きい個所（必ずしも１個所とは限らない）に配置され
るもので、第２図にはその構成の１具体例が示される。
所、例えばメモリセル又はその周辺回路など電力消費の
大きい個所（必ずしも１個所とは限らない）に配置され
るもので、第２図にはその構成の１具体例が示される。
すなわち第２図において直流電源Ｖｃｃ（例えば＋５ｖ
）とトランジスタ２２との間には複数のトランジスタ（
例えばＦ Ｅ Ｔ） ２１１．２１２−−−−−−２１
ｎが直列接続されており、該トランジスタ２２のドレイ
ン側と適当な負荷素子（例えば抵抗素子あるいはデプレ
ッション形トランジスタなど）２３との接続点から上記
出力Ｂがとり出され、該出力Ｂが上述したようにインバ
ータ１２を介してノアゲート１１に入力される。そして
上記複数のトランジスタ２１１．２１２−−−−−−２
ｉｎとしては、そのソース・ドレイン間の電圧ｖｔｈが
温度上昇とともに低下する（例えば１°Ｃあたり２ ｍ
Ｖ ）ような素子が用いられる。
）とトランジスタ２２との間には複数のトランジスタ（
例えばＦ Ｅ Ｔ） ２１１．２１２−−−−−−２１
ｎが直列接続されており、該トランジスタ２２のドレイ
ン側と適当な負荷素子（例えば抵抗素子あるいはデプレ
ッション形トランジスタなど）２３との接続点から上記
出力Ｂがとり出され、該出力Ｂが上述したようにインバ
ータ１２を介してノアゲート１１に入力される。そして
上記複数のトランジスタ２１１．２１２−−−−−−２
ｉｎとしては、そのソース・ドレイン間の電圧ｖｔｈが
温度上昇とともに低下する（例えば１°Ｃあたり２ ｍ
Ｖ ）ような素子が用いられる。
これにより当該チップ温度検出器２によって検出される
温度が上昇するにつれてトランジスタ２２のゲートに印
加される電圧Ａは第４図に示すように次第に上昇し、該
印加電圧がトランジスタ２２のスレッシュホールド電圧
に達する所定の温度ｔ。
温度が上昇するにつれてトランジスタ２２のゲートに印
加される電圧Ａは第４図に示すように次第に上昇し、該
印加電圧がトランジスタ２２のスレッシュホールド電圧
に達する所定の温度ｔ。
において該トランジスタ２２が導通して、その出力側か
らとり出される出力信号Ｂがローレベルとなる。（同じ
く第４図参照）。
らとり出される出力信号Ｂがローレベルとなる。（同じ
く第４図参照）。
したがって当該半導体装置の試験の際に何らかの原因に
よってチップ温度が所定値以上に上昇すれば、上述した
ようにしてチップ温度検出器２の出力Ｂがローレベルと
なり、その結果第１図におけるインバータ１２の出力Ｃ
がハイレベルとなって、仮に当該チップが選択された状
態（外部から入力されるチップセレクト信号Ｃ８がロー
レベルの状態）となっていても、ノアゲート１１の出力
Ｃ８′がローレベルとなる。そして本発明においてはこ
の出力信号ｃｓ’を内部消費電力制御信号とするもので
、これにより該信号Ｃ８′がローレベルとなったとき、
当該チップにおける周辺回路への電源供給回路を断ち、
該チップを所謂低消費電力モードに切換える。
よってチップ温度が所定値以上に上昇すれば、上述した
ようにしてチップ温度検出器２の出力Ｂがローレベルと
なり、その結果第１図におけるインバータ１２の出力Ｃ
がハイレベルとなって、仮に当該チップが選択された状
態（外部から入力されるチップセレクト信号Ｃ８がロー
レベルの状態）となっていても、ノアゲート１１の出力
Ｃ８′がローレベルとなる。そして本発明においてはこ
の出力信号ｃｓ’を内部消費電力制御信号とするもので
、これにより該信号Ｃ８′がローレベルとなったとき、
当該チップにおける周辺回路への電源供給回路を断ち、
該チップを所謂低消費電力モードに切換える。
上述したような第１図の装置の動作は第３図に示されて
いる。いまチップ温度が該図中（ａｌに示すように変化
するものとし、その温度が所定値以上に上昇した場合に
チップ温度検出器からの出力Ｂが３ｇ図中（Ｃ）に示す
よしにハイレベルからローレベルに変化するものとする
。
いる。いまチップ温度が該図中（ａｌに示すように変化
するものとし、その温度が所定値以上に上昇した場合に
チップ温度検出器からの出力Ｂが３ｇ図中（Ｃ）に示す
よしにハイレベルからローレベルに変化するものとする
。
これにより外部から入力されるチップセレクト信号ｍが
該図中（ｂ）に示すようにローレベルのままである（当
該チップが選択されている状Ｂ）としても、該チップ温
度検出器からの出力Ｂがローレベルとなる（インバータ
１２の出力Ｃがハイレベルとなる）ことによってノアゲ
ート１１の出力Ｃ８′は該図中（ｅｌに示すように強制
的にローレベルとされ、これにより当該子ノブは強制的
に低消費電力モードとされる。
該図中（ｂ）に示すようにローレベルのままである（当
該チップが選択されている状Ｂ）としても、該チップ温
度検出器からの出力Ｂがローレベルとなる（インバータ
１２の出力Ｃがハイレベルとなる）ことによってノアゲ
ート１１の出力Ｃ８′は該図中（ｅｌに示すように強制
的にローレベルとされ、これにより当該子ノブは強制的
に低消費電力モードとされる。
なお第１図に示される装置において、上記インバータ１
２を例えば第５図に示されるようにシュミットトリガ−
回路１３で構成することによって、第３図ｆｄｌ、 （
ｅｌにそれぞれ点線で示されるように、出力Ｃおよび制
御信号Ｃ８′に所定の遅延をもたせることもセき、それ
により異常状態の検出を一層容易とすることもできる。
２を例えば第５図に示されるようにシュミットトリガ−
回路１３で構成することによって、第３図ｆｄｌ、 （
ｅｌにそれぞれ点線で示されるように、出力Ｃおよび制
御信号Ｃ８′に所定の遅延をもたせることもセき、それ
により異常状態の検出を一層容易とすることもできる。
第６図には上記した２つの消費電力モードをもつ周辺回
路の１例としてのデコーダ４が示されている。該第６図
に示されるトランジスタ４１０．４１Ｌ−−−−−４１
ｍの各ゲートにはそれぞれアドレス信号Ａｏ 、 Ａ＋
−−−−・−Ａｍが入力され、またトランジスタ４
３のゲートには上記制御信号ｃｓ’が直接入力され、一
方トランジスタ４５のゲートには該制御信号Ｃ３′がイ
ンバータ４２を介して入力される。なお４４はＰｊ ト
ランジスタ４３と直列に接続されたデプレッション形Ｍ
Ｏ３ｈランジスタ（図中りで示す）であり、他のトラン
ジスタ４１０．４１１−−−−４１ｍ 、および４３＋
４５はエンハンスメント形ＭＯ３）ランジスタ（図中
Ｅで示す）である。
路の１例としてのデコーダ４が示されている。該第６図
に示されるトランジスタ４１０．４１Ｌ−−−−−４１
ｍの各ゲートにはそれぞれアドレス信号Ａｏ 、 Ａ＋
−−−−・−Ａｍが入力され、またトランジスタ４
３のゲートには上記制御信号ｃｓ’が直接入力され、一
方トランジスタ４５のゲートには該制御信号Ｃ３′がイ
ンバータ４２を介して入力される。なお４４はＰｊ ト
ランジスタ４３と直列に接続されたデプレッション形Ｍ
Ｏ３ｈランジスタ（図中りで示す）であり、他のトラン
ジスタ４１０．４１１−−−−４１ｍ 、および４３＋
４５はエンハンスメント形ＭＯ３）ランジスタ（図中
Ｅで示す）である。
いま上記制御信号Ｃ３′がローレベルとなればトランジ
スタ４３がオフとなり、トランジスタ４５がオンとなっ
てデコーダ出力Ｘはローレベルに固定される。この場合
トランジスタ４３がオフなので定常電流は流れることが
なくパワーダウンの状態とされる。
スタ４３がオフとなり、トランジスタ４５がオンとなっ
てデコーダ出力Ｘはローレベルに固定される。この場合
トランジスタ４３がオフなので定常電流は流れることが
なくパワーダウンの状態とされる。
一方上記制御信号Ｃ８′がハイレベルとなればトランジ
スタ４３がオンとなり、トランジスタ４５がオフとなる
。これによって該デコーダ４はアクティブの状態となり
、該トランジスタ４１０，４１１−−−−−−４１ｍに
それぞれ入力される各アドレス信号ＡＯ，Ａ、 ・−
−−−Ａｍがすべてローレベルのときデコーダ出力Ｘが
ハイレベルとされる。
スタ４３がオンとなり、トランジスタ４５がオフとなる
。これによって該デコーダ４はアクティブの状態となり
、該トランジスタ４１０，４１１−−−−−−４１ｍに
それぞれ入力される各アドレス信号ＡＯ，Ａ、 ・−
−−−Ａｍがすべてローレベルのときデコーダ出力Ｘが
ハイレベルとされる。
本発明によれば、初期の装置試験などにおいてチップ温
度が所定値以上に上昇したときは、たとえ外部からのチ
ップセレクト信号によって該チップが選択されたときに
も当該チップの動作モードを低消費電力モード（周辺回
路への電力供給を断った状態）として該チップの発熱を
おさえることができる。
度が所定値以上に上昇したときは、たとえ外部からのチ
ップセレクト信号によって該チップが選択されたときに
も当該チップの動作モードを低消費電力モード（周辺回
路への電力供給を断った状態）として該チップの発熱を
おさえることができる。
しかも低消費電力モードとすることによって、該チップ
からのデータ読出しを不可能な状態とし、それによって
当該チップが異常な温度状態にあることを確実に検出す
ることができ、したがってそれをもとにして事前に所定
の対策を講することも可能となる。
からのデータ読出しを不可能な状態とし、それによって
当該チップが異常な温度状態にあることを確実に検出す
ることができ、したがってそれをもとにして事前に所定
の対策を講することも可能となる。
第１図は、本発明にかかる半導体装置の１実施例を示す
回路図、 第２図は、第１図の装置におけるチップ温度検出器の１
具体例を示す回路図、 第３図は、第１図の装置の動作を説明するためのタイミ
ング図、 第４図は、第２図のチップ温度検出器の動作を説明する
ためのタイミング図である。 第５図は、第１図の装置における動作モード刷部回路の
変形例を示す回路図、 第６図は、第１図の装置における周辺回路の１例として
デコーダの具体例を示す回路図である。 （符号の説明） ■・・・動作モード制御回路、 ２・・・千ノブ温度検出器、 ３・・・メモリセルアレイ、 ４、 ５． ６・・・周辺回路、 １０・・・ＩＣチップ、１１・・・ノアゲート、１２・
・・インバータ、 ２１１、２１２．２１ｎ、 ２２・・・トランジスタ、
２３・・・負荷素子。
回路図、 第２図は、第１図の装置におけるチップ温度検出器の１
具体例を示す回路図、 第３図は、第１図の装置の動作を説明するためのタイミ
ング図、 第４図は、第２図のチップ温度検出器の動作を説明する
ためのタイミング図である。 第５図は、第１図の装置における動作モード刷部回路の
変形例を示す回路図、 第６図は、第１図の装置における周辺回路の１例として
デコーダの具体例を示す回路図である。 （符号の説明） ■・・・動作モード制御回路、 ２・・・千ノブ温度検出器、 ３・・・メモリセルアレイ、 ４、 ５． ６・・・周辺回路、 １０・・・ＩＣチップ、１１・・・ノアゲート、１２・
・・インバータ、 ２１１、２１２．２１ｎ、 ２２・・・トランジスタ、
２３・・・負荷素子。
Claims (1)
- １、少くとも２つの電流消費モードを有する半導体装置
のチップ上にチップ温度検出器が設けられ、チップ温度
が所定値以上に上昇した場合には、該チップ温度検出器
からの出力にもとづいてその動作モードが強制的に低消
費電力モードとされることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029272A JPS61190798A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029272A JPS61190798A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190798A true JPS61190798A (ja) | 1986-08-25 |
Family
ID=12271642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029272A Pending JPS61190798A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190798A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265393A (ja) * | 2006-02-16 | 2007-10-11 | Intel Corp | オンダイ式熱センサを用いた温度管理 |
| JP2008112452A (ja) * | 2006-10-30 | 2008-05-15 | Intel Corp | メモリ・モジュールの熱管理 |
| WO2008093606A1 (ja) * | 2007-01-30 | 2008-08-07 | Panasonic Corporation | 不揮発性記憶装置、不揮発性記憶システム、及びアクセス装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171224A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 集積回路 |
-
1985
- 1985-02-19 JP JP60029272A patent/JPS61190798A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171224A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265393A (ja) * | 2006-02-16 | 2007-10-11 | Intel Corp | オンダイ式熱センサを用いた温度管理 |
| JP2008112452A (ja) * | 2006-10-30 | 2008-05-15 | Intel Corp | メモリ・モジュールの熱管理 |
| US7830690B2 (en) | 2006-10-30 | 2010-11-09 | Intel Corporation | Memory module thermal management |
| US9778664B2 (en) | 2006-10-30 | 2017-10-03 | Intel Corporation | Memory module thermal management |
| WO2008093606A1 (ja) * | 2007-01-30 | 2008-08-07 | Panasonic Corporation | 不揮発性記憶装置、不揮発性記憶システム、及びアクセス装置 |
| US8209504B2 (en) | 2007-01-30 | 2012-06-26 | Panasonic Corporation | Nonvolatile memory device, nonvolatile memory system, and access device having a variable read and write access rate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7196960B2 (en) | Semiconductor integrated circuit | |
| US7324398B2 (en) | Memory devices configured to detect failure of temperature sensors thereof and methods of operating and testing same | |
| US9645191B2 (en) | Testing and setting performance parameters in a semiconductor device and method therefor | |
| JP3629308B2 (ja) | 半導体装置およびその試験方法 | |
| US4901284A (en) | Static random access memory | |
| US6774655B2 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| JPH04111335A (ja) | 温度検出回路および温度検出回路を備えた半導体装置 | |
| US20210203316A1 (en) | Delay circuits, and related semiconductor devices and methods | |
| US8520463B2 (en) | Semiconductor integrated circuit | |
| KR100225816B1 (ko) | 동작중인 테스트모드를 외부에서 확인할 수 있는 반도체기억장치 | |
| JPS61190798A (ja) | 半導体装置 | |
| US7697356B2 (en) | Method of testing semiconductor apparatus | |
| US6337819B1 (en) | Semiconductor device having on-chip terminal with voltage to be measured in test | |
| JPH04119595A (ja) | 不揮発性半導体メモリ | |
| JP3734726B2 (ja) | 読み出し専用メモリ | |
| US6271692B1 (en) | Semiconductor integrated circuit | |
| JPH0529999B2 (ja) | ||
| US6751139B2 (en) | Integrated circuit reset circuitry | |
| US6949953B2 (en) | Method and apparatus for providing a preselected voltage to test or repair a semiconductor device | |
| US11276455B1 (en) | Systems and methods for memory device power off | |
| JPH05129920A (ja) | 電圧検出回路 | |
| JP2006114804A (ja) | 半導体集積回路 | |
| KR0176192B1 (ko) | 반도체 메모리 장치의 오류검출정정회로의 디세이블회로 | |
| JPH0917200A (ja) | 集積回路内に含まれる情報の整合性を検査する回路 | |
| JPS61190799A (ja) | 半導体装置 |