JPS61190799A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61190799A JPS61190799A JP60029276A JP2927685A JPS61190799A JP S61190799 A JPS61190799 A JP S61190799A JP 60029276 A JP60029276 A JP 60029276A JP 2927685 A JP2927685 A JP 2927685A JP S61190799 A JPS61190799 A JP S61190799A
- Authority
- JP
- Japan
- Prior art keywords
- output
- control circuit
- chip temperature
- chip
- output control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３種の出力状態を生ずる出力制御回路を有する
半導体装置に関し、例えばメモリのデータ出力側に接続
される所謂３状態型の出力制御回路を有する半導体装置
に関する。
半導体装置に関し、例えばメモリのデータ出力側に接続
される所謂３状態型の出力制御回路を有する半導体装置
に関する。
従来より所謂ｒｃとして構成された半導体装置において
は、複数のＩＣの出力側を共通のデータバスに接続する
構成がしばしば採用されている。
は、複数のＩＣの出力側を共通のデータバスに接続する
構成がしばしば採用されている。
このような場合には該共通のデータバスに接続される複
数のＩＣの出力のうち１個のＩＣの出力を除いて他のＩ
Ｃの出力はすべて高インピーダンス状態とされている必
要があり原則的にはそのような装置設計が行われる。さ
もないと複数のＩＣからそれぞれハイレベルの出力とロ
ーレベルの出力との読出しが該共通のデータバスに同時
に行われる（いわゆるバスファイトを生ずる）可能性が
あり、そのような場合には正常な読出しレベルの確保が
不可能となるほか、ＭＩＩＧの出力段に過大電流が流れ
、それによって電力の消費が過大となるばかりか長期的
には該ＩＣの破損を招くこともあるからである。そして
かかる技術的背景にもとづいて従来よりかかる半導体装
置の出力側には、３ 。
数のＩＣの出力のうち１個のＩＣの出力を除いて他のＩ
Ｃの出力はすべて高インピーダンス状態とされている必
要があり原則的にはそのような装置設計が行われる。さ
もないと複数のＩＣからそれぞれハイレベルの出力とロ
ーレベルの出力との読出しが該共通のデータバスに同時
に行われる（いわゆるバスファイトを生ずる）可能性が
あり、そのような場合には正常な読出しレベルの確保が
不可能となるほか、ＭＩＩＧの出力段に過大電流が流れ
、それによって電力の消費が過大となるばかりか長期的
には該ＩＣの破損を招くこともあるからである。そして
かかる技術的背景にもとづいて従来よりかかる半導体装
置の出力側には、３ 。
種の出力状態を生ずる所謂３状態型の出力制御回路が接
続されている。
続されている。
第７図は、かかる３状態型の出力制御回路がメモリのデ
ータ出力側に用いられた場合の従来例を示すもので、該
出力制御回路１は、インバータ１１、アンドゲート１２
，１３およびトランジスタ１４．１５により構成されて
いる。そしてセンスアンプからの出力信号π「と該出力
信号をインバータ１１により反転した出力信号ＯＵＴと
がそれぞれアンドゲート１３と１２の一方の入力として
加えられ、該アンドゲート１３と１２への他方の人力と
して読出し制御信号ＯＥが加えられる。
ータ出力側に用いられた場合の従来例を示すもので、該
出力制御回路１は、インバータ１１、アンドゲート１２
，１３およびトランジスタ１４．１５により構成されて
いる。そしてセンスアンプからの出力信号π「と該出力
信号をインバータ１１により反転した出力信号ＯＵＴと
がそれぞれアンドゲート１３と１２の一方の入力として
加えられ、該アンドゲート１３と１２への他方の人力と
して読出し制御信号ＯＥが加えられる。
いま共通のバスに接続された複数のＩＣのうち当該ＩＣ
からのデータ読出しが選択された場合には、該ＩＣの読
出し制御信号ＯＥがハイレベルとなる。したがってセン
スアンプからの出力信号■「がローレヘルのときは、ア
ンドゲート１２の出力側りがハイレヘルとなってトラン
ジスタ１４が１ｉｆｌｌし共通バスに対しハイレベルの
出力信号０ｔｌＴが送出される。同様にしてセンスアン
プからの出力信号−がハイレベルのときは、アンドゲー
ト１３の出力側Ｅがハイレベルとなってトランジスタ１
５が導通し共通バスに対しローレベルの出力信号ＯＵＴ
が送出される。このようにして当該ＩＣからのデータ読
出しが選択されている時には当該ＩＣにおけるメモリの
記憶内容が出力信号ＯＵＴとして該共通のデータバスに
送出される。
からのデータ読出しが選択された場合には、該ＩＣの読
出し制御信号ＯＥがハイレベルとなる。したがってセン
スアンプからの出力信号■「がローレヘルのときは、ア
ンドゲート１２の出力側りがハイレヘルとなってトラン
ジスタ１４が１ｉｆｌｌし共通バスに対しハイレベルの
出力信号０ｔｌＴが送出される。同様にしてセンスアン
プからの出力信号−がハイレベルのときは、アンドゲー
ト１３の出力側Ｅがハイレベルとなってトランジスタ１
５が導通し共通バスに対しローレベルの出力信号ＯＵＴ
が送出される。このようにして当該ＩＣからのデータ読
出しが選択されている時には当該ＩＣにおけるメモリの
記憶内容が出力信号ＯＵＴとして該共通のデータバスに
送出される。
一方当該ＩＣからのデータ読出しが行われない所謂非選
択時には該ＩＣへの読出し制御信号ＯＥがローレベルと
なってアンドゲート１２，１３の出力り、Ｅは何れもロ
ーレベルとなってトランジスタ１４．１５は何れも非導
通となり、これによりこの出力制御回路ｌとその出力側
に接続されるデータバスとの間は高インピーダンス状態
とされる。
択時には該ＩＣへの読出し制御信号ＯＥがローレベルと
なってアンドゲート１２，１３の出力り、Ｅは何れもロ
ーレベルとなってトランジスタ１４．１５は何れも非導
通となり、これによりこの出力制御回路ｌとその出力側
に接続されるデータバスとの間は高インピーダンス状態
とされる。
上述したように共通のデータバスに接続される複数のＩ
Ｃのうち１個のＩＣからのデータが出力されている間は
、他のＩＣの出力側はすべて高インピーダンス状態とさ
れている必要がある。
Ｃのうち１個のＩＣからのデータが出力されている間は
、他のＩＣの出力側はすべて高インピーダンス状態とさ
れている必要がある。
しかしながら装置設計上の不具合から、例えばある１つ
のＩＣからのデータ読出しが選択されたあと、別のＩＣ
からのデータ読出しにその選択が移行するような場合に
おいて、そのタイミングマージンのとり方が不充分とな
っているような場合には、その移行の際の切換りの過渡
期において２つのＩＣからのデータ読出しが重なって上
述したバスファイトを生ずることがある。そしてそのよ
うな場合には、当該ＩＣの出力段に過大電流が流れ、上
述したように電力消費が過大となるほか、当該ＩＣのチ
ップの発熱によってその特性が劣化し、長期的にはアル
ミ配線の断線などを生じてＩＣの破損を生ずるおそれも
あり、その機能を保証することができなくなるという問
題点があった。
のＩＣからのデータ読出しが選択されたあと、別のＩＣ
からのデータ読出しにその選択が移行するような場合に
おいて、そのタイミングマージンのとり方が不充分とな
っているような場合には、その移行の際の切換りの過渡
期において２つのＩＣからのデータ読出しが重なって上
述したバスファイトを生ずることがある。そしてそのよ
うな場合には、当該ＩＣの出力段に過大電流が流れ、上
述したように電力消費が過大となるほか、当該ＩＣのチ
ップの発熱によってその特性が劣化し、長期的にはアル
ミ配線の断線などを生じてＩＣの破損を生ずるおそれも
あり、その機能を保証することができなくなるという問
題点があった。
特に上述したようにＩＣ選択の切換りの際においてのみ
過渡的に不都合が生ずるような場合には、装置の初期の
機能には障害がなく出荷の際などに行われる装置試験に
おいてもかかる不都合までは発見されない場合がある。
過渡的に不都合が生ずるような場合には、装置の初期の
機能には障害がなく出荷の際などに行われる装置試験に
おいてもかかる不都合までは発見されない場合がある。
そしてかかる装置を長時間実働させてはじめて上述した
ようなＩＣの特性劣化ないし破損が表面化することにな
るため、かかる問題点が一層重大なものとなっていた。
ようなＩＣの特性劣化ないし破損が表面化することにな
るため、かかる問題点が一層重大なものとなっていた。
本発明はかかる問題点を解決するためになされたもので
、かかる不良の要因を含んだ半導体装置を、出荷の際な
どに行われる初期の試験において予め確実に検出し、そ
の特性劣化ないしは破損を事前に阻止するようにしたも
のである。
、かかる不良の要因を含んだ半導体装置を、出荷の際な
どに行われる初期の試験において予め確実に検出し、そ
の特性劣化ないしは破損を事前に阻止するようにしたも
のである。
Ｃ問題点を解決するための手段〕
そして上記問題点を解決するために本発明によれば３種
の出力状態を生ずる出力制御回路を有する半導体装置に
おいて、該出力制御回路部分の近傍にチップ温度検出器
が設けられ、チップ温度が所定値以上に上昇した場合に
、該チップ温度検出器からの出力にもとづいて該出力制
御回路の出力側を高インピーダンス状態とする半導体装
置が提供される。
の出力状態を生ずる出力制御回路を有する半導体装置に
おいて、該出力制御回路部分の近傍にチップ温度検出器
が設けられ、チップ温度が所定値以上に上昇した場合に
、該チップ温度検出器からの出力にもとづいて該出力制
御回路の出力側を高インピーダンス状態とする半導体装
置が提供される。
上記構成によれば、チップ温度が所定値以上に上昇した
場合に、該チップ温度検出器からの出力にもとづいて、
仮に当該チップからのデータ読出しが選択されている期
間においてもその出力側を高インピーダンス状態として
そのデータ出力がカットされるため、その出荷前に行わ
れる初期の装置試験によっても当該半導体装置に何らか
の不良要因が存在することを確実に検出することができ
、所定の対策を講することが可能となる。
場合に、該チップ温度検出器からの出力にもとづいて、
仮に当該チップからのデータ読出しが選択されている期
間においてもその出力側を高インピーダンス状態として
そのデータ出力がカットされるため、その出荷前に行わ
れる初期の装置試験によっても当該半導体装置に何らか
の不良要因が存在することを確実に検出することができ
、所定の対策を講することが可能となる。
第１図は本発明にかかる半導体装置の１実施例を示すも
ので、出力制御回路１例えばその最終段のトランジスタ
１４又は１５の近傍にチップ温度検出器２が設けられ、
これら１および２は１つの半導体集積回路チップＩＯ上
に集積される。なお該チップ１０上には上記出力信号部
および読出し制御信号ＯＥが出力される他の回路３も集
積されている。しかして該チップ温度検出器２からの出
力Ｂと、当該チップからのデータ読出しが選択されてい
る場合にハイレベルとなる上記読出し制御信号ＯＥとが
アンドゲート１６の入力側に加えられ、当該アンドゲー
ト１６の出力Ｃがアンドゲート１２および１３に入力さ
れるように構成される。
ので、出力制御回路１例えばその最終段のトランジスタ
１４又は１５の近傍にチップ温度検出器２が設けられ、
これら１および２は１つの半導体集積回路チップＩＯ上
に集積される。なお該チップ１０上には上記出力信号部
および読出し制御信号ＯＥが出力される他の回路３も集
積されている。しかして該チップ温度検出器２からの出
力Ｂと、当該チップからのデータ読出しが選択されてい
る場合にハイレベルとなる上記読出し制御信号ＯＥとが
アンドゲート１６の入力側に加えられ、当該アンドゲー
ト１６の出力Ｃがアンドゲート１２および１３に入力さ
れるように構成される。
第２図はチップ温度検出器２の１具体例を示すもので直
流電源Ｖｃｃ（例えば＋５Ｖ）とトランジスタ２２との
間には複数のトランジスタ（例えばＦＦＴ）２１１，２
１２−−−−−２１ｎが直列接続されており、該トラン
ジスタ２２のドレイン側と適当な負荷素子（例えば抵抗
素子あるいはデプレッション形トランジスタなど）２３
との接続点から上記出力Ｂがとり出され、該出力Ｂが上
述したようにアンドゲート１６に入力される。そして上
記複数のトランジスタ２１１，２１２−・−２１ｎとし
ては、そのソース・ドレイン間の電圧ｖｔｈが温度上昇
とともに低下する（例えば１℃あたり２ｍＶ）ような素
子が用いられる。
流電源Ｖｃｃ（例えば＋５Ｖ）とトランジスタ２２との
間には複数のトランジスタ（例えばＦＦＴ）２１１，２
１２−−−−−２１ｎが直列接続されており、該トラン
ジスタ２２のドレイン側と適当な負荷素子（例えば抵抗
素子あるいはデプレッション形トランジスタなど）２３
との接続点から上記出力Ｂがとり出され、該出力Ｂが上
述したようにアンドゲート１６に入力される。そして上
記複数のトランジスタ２１１，２１２−・−２１ｎとし
ては、そのソース・ドレイン間の電圧ｖｔｈが温度上昇
とともに低下する（例えば１℃あたり２ｍＶ）ような素
子が用いられる。
これにより当該チ・７ブ温度検出器２によって検出さる
温度が上昇するにつれてトランジスタ２２のゲートに印
加される電圧Ａは第５図に示すように次第に上昇し、該
印加電圧がトランジスタ２２のスレンシュホールド電圧
に達する所定の温度ｔ。
温度が上昇するにつれてトランジスタ２２のゲートに印
加される電圧Ａは第５図に示すように次第に上昇し、該
印加電圧がトランジスタ２２のスレンシュホールド電圧
に達する所定の温度ｔ。
において該トランジスタ２２が導通して、その出力側か
らとり出される出力信号Ｂがローレベルとなる。（同じ
く第５図参照）。
らとり出される出力信号Ｂがローレベルとなる。（同じ
く第５図参照）。
したがって当該半導体装置の試験の際に例えばその出力
制御回路１の最終段のトランジスタ１４゜１５に過大電
流が流れることによってそのチップの発熱量が増大しチ
ップ温度が所定値以上に上昇すれば、上述したようにし
てチップ温度検出器２の出力Ｂがローレベルとなり、仮
に当該チップの続出し制御信号ＯＥがハイレベルの状態
（当該チップからのデータ読出しが選択されている状態
）においてもアンドゲート１６の出力Ｃはローレベルと
なり、それによって非選択時におけると同様にアンドゲ
ート１２．１３の出力り、Ｅは何れもローレベルとなっ
てトランジスタ１４．１５は何れも非導通となり、出力
制御回路１の出力側か高インピーダンス状態とされる。
制御回路１の最終段のトランジスタ１４゜１５に過大電
流が流れることによってそのチップの発熱量が増大しチ
ップ温度が所定値以上に上昇すれば、上述したようにし
てチップ温度検出器２の出力Ｂがローレベルとなり、仮
に当該チップの続出し制御信号ＯＥがハイレベルの状態
（当該チップからのデータ読出しが選択されている状態
）においてもアンドゲート１６の出力Ｃはローレベルと
なり、それによって非選択時におけると同様にアンドゲ
ート１２．１３の出力り、Ｅは何れもローレベルとなっ
てトランジスタ１４．１５は何れも非導通となり、出力
制御回路１の出力側か高インピーダンス状態とされる。
上述したような第１図の装置の動作は第４図に示されて
いる。いまチップ温度が該図中ｔａ＋に示すように変化
するものとし、その温度が所定値以上に上昇した場合に
チップ温度検出器からの出力Ｂが該図中（Ｃ１に示すよ
うにハイレベルからローレベルに変化するものとする。
いる。いまチップ温度が該図中ｔａ＋に示すように変化
するものとし、その温度が所定値以上に上昇した場合に
チップ温度検出器からの出力Ｂが該図中（Ｃ１に示すよ
うにハイレベルからローレベルに変化するものとする。
これにより読出し制御信号ＯＥが該図中ｔｄ）に示すよ
うにハイレベルのままである（ｌｉｆチップからのデー
タ読出しが選択されている状Ｂ）としても、アンドゲー
ト１６の出力Ｃは該図中ｔｅ＋に示すように該チップ温
度検出器２の出力Ｂに応じてハイ、レベルカラローレベ
ルに変化スル。
うにハイレベルのままである（ｌｉｆチップからのデー
タ読出しが選択されている状Ｂ）としても、アンドゲー
ト１６の出力Ｃは該図中ｔｅ＋に示すように該チップ温
度検出器２の出力Ｂに応じてハイ、レベルカラローレベ
ルに変化スル。
そしてアンドゲート１６の出力Ｃがハイレベルとなって
いる間は、センスアンプからの出力ｍ「（該図中（ｂ）
において実線は該出力…「がローレベルの状態を、−力
点線は該出力画ｒがハイレベルの状態を示す）に応じて
アンドゲート１２，１３の各出力り、Ｅおよびデータバ
スに送出される出力信号０υＴの各レベルはそれぞれ該
図中（ｆｌ、 （ｇｌおよび（ｈｌに示される（それぞ
れにおける実線は上記出力肩「がローレベルの場合を示
し、点線は上記出力側ｒがハイレベルの場合を示す）よ
うニナリ、センスアンプからの出力信号の状態に応じた
所定の出力ＯＵＴがデータバスに送出される。
いる間は、センスアンプからの出力ｍ「（該図中（ｂ）
において実線は該出力…「がローレベルの状態を、−力
点線は該出力画ｒがハイレベルの状態を示す）に応じて
アンドゲート１２，１３の各出力り、Ｅおよびデータバ
スに送出される出力信号０υＴの各レベルはそれぞれ該
図中（ｆｌ、 （ｇｌおよび（ｈｌに示される（それぞ
れにおける実線は上記出力肩「がローレベルの場合を示
し、点線は上記出力側ｒがハイレベルの場合を示す）よ
うニナリ、センスアンプからの出力信号の状態に応じた
所定の出力ＯＵＴがデータバスに送出される。
しかしチップ温度が所定値以上に上昇したときには上述
したようにアンドゲート１６の出力Ｃがローレベルとな
り、それによってアンドゲート］、、２．，１３の出力
り、Ｅはセンスアンプからの出力信号の状態に拘らず常
にローレベルとなって各トランジスタ１４．１５がとも
に非導通となりその出力側が該図中（ｈｌに示すように
高インピーダンス状態となる。
したようにアンドゲート１６の出力Ｃがローレベルとな
り、それによってアンドゲート］、、２．，１３の出力
り、Ｅはセンスアンプからの出力信号の状態に拘らず常
にローレベルとなって各トランジスタ１４．１５がとも
に非導通となりその出力側が該図中（ｈｌに示すように
高インピーダンス状態となる。
第３図は本発明にかかる半導体装置の他の実施例を示す
もので、チップ温度検出器の出力Ｂはラッチ回路１７
（インバータ１７１．１７２．およびノアゲー目７３か
らなる）を介してアンドゲート１６に人力されるように
構成される。したがって第６図に示すように、チップ温
度が所定値以上に上昇し、チ・７プ温度検出器２の出力
Ｂが一旦ハイレベルがらローレベルに変化すると、以後
は該ラッチ回路１７の出力Ｂ’したがってアンドゲート
１６の出力Ｃがローレベルの状態を保持しく第６図ｔｅ
ｌ参照）、それによって該出力制御回路の出力側は該図
中（ｈｌに示すように高インピーダンス状態に保持され
る。
もので、チップ温度検出器の出力Ｂはラッチ回路１７
（インバータ１７１．１７２．およびノアゲー目７３か
らなる）を介してアンドゲート１６に人力されるように
構成される。したがって第６図に示すように、チップ温
度が所定値以上に上昇し、チ・７プ温度検出器２の出力
Ｂが一旦ハイレベルがらローレベルに変化すると、以後
は該ラッチ回路１７の出力Ｂ’したがってアンドゲート
１６の出力Ｃがローレベルの状態を保持しく第６図ｔｅ
ｌ参照）、それによって該出力制御回路の出力側は該図
中（ｈｌに示すように高インピーダンス状態に保持され
る。
したがって仮にチップ温度がその後低下しても該チップ
からのデータ読出しが再開されることはなく、不良品の
検出を一層容易に行うことができる。
からのデータ読出しが再開されることはなく、不良品の
検出を一層容易に行うことができる。
本発明によれば初期の装置試験においてチップ温度が所
定値以上に上昇したときは、該チップからのデータ読出
しが選択されているときにも、その出力側が高インピー
ダンス状態とされてそのデータ読出しが不可能の状態と
されるため、これにより該装置に不良の要因が含まれて
いることを確実に検出することができ、それによって事
前に所定の対策を講することが可能となる。
定値以上に上昇したときは、該チップからのデータ読出
しが選択されているときにも、その出力側が高インピー
ダンス状態とされてそのデータ読出しが不可能の状態と
されるため、これにより該装置に不良の要因が含まれて
いることを確実に検出することができ、それによって事
前に所定の対策を講することが可能となる。
第１図は、本発明にかかる半導体装置の１実施例を示す
回路図、 第２図は、第１図の装置におけるチップ温度検出器の１
具体例を示す回路図、 第３図は、本発明にかかる半導体装置の他の実施例を示
す回路図、 第４図は、第１図の装置の動作を説明するためのタイミ
ング図、 第５図は、第２図のチップ温度検出器の動作を説明する
ためのタイミング図、 第６図は、第３図の装置の動作を説明するためのタイミ
ング図、 第７図は、この種の半導体装置の従来例を示す回路図で
ある。 （符号の説明） １− 出力制御回路、 １１− インバータ、１２、１
３．１６・−アンドゲート、 １４．１５−・−トランジスタ、１７− ランチ回路、
２−チップ温度検出器、 ２１１．２１２．２１ｎ、２２−−− ）ランジスタ、
２３−負荷素子、 １０−Ｉ Ｃチップ。
回路図、 第２図は、第１図の装置におけるチップ温度検出器の１
具体例を示す回路図、 第３図は、本発明にかかる半導体装置の他の実施例を示
す回路図、 第４図は、第１図の装置の動作を説明するためのタイミ
ング図、 第５図は、第２図のチップ温度検出器の動作を説明する
ためのタイミング図、 第６図は、第３図の装置の動作を説明するためのタイミ
ング図、 第７図は、この種の半導体装置の従来例を示す回路図で
ある。 （符号の説明） １− 出力制御回路、 １１− インバータ、１２、１
３．１６・−アンドゲート、 １４．１５−・−トランジスタ、１７− ランチ回路、
２−チップ温度検出器、 ２１１．２１２．２１ｎ、２２−−− ）ランジスタ、
２３−負荷素子、 １０−Ｉ Ｃチップ。
Claims (1)
- 【特許請求の範囲】 １、３種の出力状態を生ずる出力制御回路を有し、該出
力制御回路部分の近傍にチップ温度検出器が設けられ、
チップ温度が所定値以上に上昇した場合に、該チップ温
度検出器からの出力にもとづいて該出力制御回路の出力
側を高インピーダンス状態とすることを特徴とする半導
体装置。 ２、該チップ温度検出器の出力側にラッチ回路が設けら
れ、チップ温度が一旦所定値以上に上昇した場合に、該
チップ温度検出器からの出力を保持するようにしたこと
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029276A JPS61190799A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029276A JPS61190799A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190799A true JPS61190799A (ja) | 1986-08-25 |
Family
ID=12271750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029276A Pending JPS61190799A (ja) | 1985-02-19 | 1985-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095227A (en) * | 1989-05-23 | 1992-03-10 | Samsung Electronics Co., Ltd. | MOS transistor temperature detecting circuit |
-
1985
- 1985-02-19 JP JP60029276A patent/JPS61190799A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095227A (en) * | 1989-05-23 | 1992-03-10 | Samsung Electronics Co., Ltd. | MOS transistor temperature detecting circuit |
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