JPH0529999B2 - - Google Patents
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- JPH0529999B2 JPH0529999B2 JP62325688A JP32568887A JPH0529999B2 JP H0529999 B2 JPH0529999 B2 JP H0529999B2 JP 62325688 A JP62325688 A JP 62325688A JP 32568887 A JP32568887 A JP 32568887A JP H0529999 B2 JPH0529999 B2 JP H0529999B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は多結晶シリコンで構成された高抵抗
をメモリセル内の負荷素子として使用し、特にポ
ーズ不良のメモリセルを検出する手段が設けられ
たスタテイツク型ランダムアクセスメモリに関す
る。
をメモリセル内の負荷素子として使用し、特にポ
ーズ不良のメモリセルを検出する手段が設けられ
たスタテイツク型ランダムアクセスメモリに関す
る。
（従来の技術）
高抵抗を負荷素子、エンハンスメント型の
MOSトランジスタを駆動素子とするインバータ
を２個用意し、この両インバータの入出力間を交
差接続して構成されたフリツプフロツプ回路を用
いたメモリセルはＥ／Ｒ型SRAM（スタテイツ
ク・ランダムアクセス・メモリ）セルとして知ら
れている。このＥ／Ｒ型SRAMセルは従来、第
６図の等価回路図に示すように構成されている。
第６図において、多結晶シリコンで構成された高
抵抗Ｒ１，Ｒ２それぞれの一端は電源電圧Vccに
接続されている。上記高抵抗Ｒ１，Ｒ２それぞれ
の他端にはMOSトランジスタＱ１，Ｑ２それぞ
れのドレインが接続され、両トランジスタＱ１，
Ｑ２のソースは接地電圧Vssに共通に接続されて
いる。また、上記トランジスタＱ１のゲートはト
ランジスタＱ２のドレインに、トランジスタＱ２
のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１，
Ｒ２それぞれとトランジスタＱ１，Ｑ２それぞれ
とでインバータが構成され、かつ両インバータの
入出力間が交差接続されてフリツプフロツプ回路
Ｆが構成されている。そして、このフリツプフロ
ツプ回路Ｆの記憶ノードＮ１，Ｎ２とビツト線
BL，との間には、データの読出し、書込みを
制御するためのトランスフアゲート用のMOSト
ランジスタＱ３，Ｑ４が接続されており、両トラ
ンジスタＱ３，Ｑ４のゲートはワード線WLに共
通に接続されている。なお、上記トランジスタＱ
１〜Ｑ４は全てエンハンスメント型でＮチヤネル
のものである。
MOSトランジスタを駆動素子とするインバータ
を２個用意し、この両インバータの入出力間を交
差接続して構成されたフリツプフロツプ回路を用
いたメモリセルはＥ／Ｒ型SRAM（スタテイツ
ク・ランダムアクセス・メモリ）セルとして知ら
れている。このＥ／Ｒ型SRAMセルは従来、第
６図の等価回路図に示すように構成されている。
第６図において、多結晶シリコンで構成された高
抵抗Ｒ１，Ｒ２それぞれの一端は電源電圧Vccに
接続されている。上記高抵抗Ｒ１，Ｒ２それぞれ
の他端にはMOSトランジスタＱ１，Ｑ２それぞ
れのドレインが接続され、両トランジスタＱ１，
Ｑ２のソースは接地電圧Vssに共通に接続されて
いる。また、上記トランジスタＱ１のゲートはト
ランジスタＱ２のドレインに、トランジスタＱ２
のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１，
Ｒ２それぞれとトランジスタＱ１，Ｑ２それぞれ
とでインバータが構成され、かつ両インバータの
入出力間が交差接続されてフリツプフロツプ回路
Ｆが構成されている。そして、このフリツプフロ
ツプ回路Ｆの記憶ノードＮ１，Ｎ２とビツト線
BL，との間には、データの読出し、書込みを
制御するためのトランスフアゲート用のMOSト
ランジスタＱ３，Ｑ４が接続されており、両トラ
ンジスタＱ３，Ｑ４のゲートはワード線WLに共
通に接続されている。なお、上記トランジスタＱ
１〜Ｑ４は全てエンハンスメント型でＮチヤネル
のものである。
上記構成でなるメモリセルにおいて、フリツプ
フロツプ回路Ｆは双安定回路であるから、記憶ノ
ードＮ１，Ｎ２には一対の相補データ、すなわち
“１”、“０”が記憶される。例えば、いま記憶ノ
ードＮ１に“１”が、Ｎ２に“０”がそれぞれ記
憶されているとすると、トランジスタＱ１はオ
フ、Ｑ２はオン状態になつている。高抵抗Ｒ１，
Ｒ２は線型の受動素子であるから、オン状態のト
ランジスタＱ２に接続された高抵抗Ｒ２には定常
電流が流れる。ここで、トランジスタＱ２のオン
抵抗に比べて高抵抗Ｒ２の値が桁違いに大きいた
め、トランジスタＱ２に流れる電流の値はＲ２の
値で決定される。この電流は各メモリセル毎に必
ず流れ、全メモリセルの電流がＥ／Ｒ型SRAM
の静止時電流を決定する。
フロツプ回路Ｆは双安定回路であるから、記憶ノ
ードＮ１，Ｎ２には一対の相補データ、すなわち
“１”、“０”が記憶される。例えば、いま記憶ノ
ードＮ１に“１”が、Ｎ２に“０”がそれぞれ記
憶されているとすると、トランジスタＱ１はオ
フ、Ｑ２はオン状態になつている。高抵抗Ｒ１，
Ｒ２は線型の受動素子であるから、オン状態のト
ランジスタＱ２に接続された高抵抗Ｒ２には定常
電流が流れる。ここで、トランジスタＱ２のオン
抵抗に比べて高抵抗Ｒ２の値が桁違いに大きいた
め、トランジスタＱ２に流れる電流の値はＲ２の
値で決定される。この電流は各メモリセル毎に必
ず流れ、全メモリセルの電流がＥ／Ｒ型SRAM
の静止時電流を決定する。
第７図は上記第６図に示すメモリセルのフリツ
プフロツプ回路Ｆのみの素子構造を示すものであ
り、第７図Ａはそのパターン平面図、第７図Ｂは
同図Ａのａ−a′線に沿つた断面図である。このフ
リツプフロツプ回路はＰ型のウエル領域５０に形
成されており、５１はそれぞれ前記Ｎチヤネル
MOSトランジスタＱ１〜Ｑ４のソースもしくは
ドレイン領域となるN+型拡散領域、５２はそれ
ぞれ前記ＮチヤネルMOSトランジスタＱ１〜Ｑ
４のゲート電極並びに配線を構成する第１層目の
多結晶シリコン層、５３はそれぞれ前記高抵抗Ｒ
１，Ｒ２並びに配線を構成する第２層目の多結晶
シリコン層である。ここで、第２層目の多結晶シ
リコン層５３の高抵抗Ｒ１，Ｒ２となるべき領域
５３Ａは通常、不純物をほとんど含んでいない。
プフロツプ回路Ｆのみの素子構造を示すものであ
り、第７図Ａはそのパターン平面図、第７図Ｂは
同図Ａのａ−a′線に沿つた断面図である。このフ
リツプフロツプ回路はＰ型のウエル領域５０に形
成されており、５１はそれぞれ前記Ｎチヤネル
MOSトランジスタＱ１〜Ｑ４のソースもしくは
ドレイン領域となるN+型拡散領域、５２はそれ
ぞれ前記ＮチヤネルMOSトランジスタＱ１〜Ｑ
４のゲート電極並びに配線を構成する第１層目の
多結晶シリコン層、５３はそれぞれ前記高抵抗Ｒ
１，Ｒ２並びに配線を構成する第２層目の多結晶
シリコン層である。ここで、第２層目の多結晶シ
リコン層５３の高抵抗Ｒ１，Ｒ２となるべき領域
５３Ａは通常、不純物をほとんど含んでいない。
ところで、上記構成でなるＥ／Ｒ型SRAMセ
ルは、他のSRAMセル、例えば６個のMOSトラ
ンジスタで構成された完全CMOSセルに比べ、
セルの占有面積を小さくできるという利点があ
る。しかし反面、高抵抗Ｒ１，Ｒ２を通して常
時、静止時電流が流れるという問題がある。この
ため、高抵抗Ｒ１，Ｒ２の抵抗値をさらに高くす
ることが必要になり、例えば第２層目の多結晶シ
リコン層５３の厚みを薄くする等の技術によつて
静止時電流を削減するようにしている。第８図は
種々のメモリ容量のＥ／Ｒ型SRAMにおいて、
静止時電流をその典型的な値である1μAに押さえ
るために必要な前記高抵抗Ｒ１，Ｒ２の値をまと
めて示す図である。
ルは、他のSRAMセル、例えば６個のMOSトラ
ンジスタで構成された完全CMOSセルに比べ、
セルの占有面積を小さくできるという利点があ
る。しかし反面、高抵抗Ｒ１，Ｒ２を通して常
時、静止時電流が流れるという問題がある。この
ため、高抵抗Ｒ１，Ｒ２の抵抗値をさらに高くす
ることが必要になり、例えば第２層目の多結晶シ
リコン層５３の厚みを薄くする等の技術によつて
静止時電流を削減するようにしている。第８図は
種々のメモリ容量のＥ／Ｒ型SRAMにおいて、
静止時電流をその典型的な値である1μAに押さえ
るために必要な前記高抵抗Ｒ１，Ｒ２の値をまと
めて示す図である。
ところで、前記記憶ノードＮ１，Ｎ２にはトラ
ンジスタＱ１，Ｑ２のドレインであるN+拡散領
域とＰ型ウエル領域とからなるPN接合が存在し
ており、このPN接合における現実的な逆方向接
合リーク電流の値は10-14A程度であり、抵抗に
換算すると100テラ（Tera）Ω程度になる。従つ
て、負荷用の高抵抗Ｒ１，Ｒ２と上記逆方向接合
リークによる等価抵抗との比は、例えば256Kビ
ツトのメモリ容量の場合には100倍、1Mビツトの
場合には25倍、4Mビツトの場合には約６倍、
16Mビツトの場合には約1.6倍となる。この比の
値が大きい程メモリセルの動作に余裕があること
になるが、メモリ容量の大容量化に伴つてこの余
裕は減少していく。
ンジスタＱ１，Ｑ２のドレインであるN+拡散領
域とＰ型ウエル領域とからなるPN接合が存在し
ており、このPN接合における現実的な逆方向接
合リーク電流の値は10-14A程度であり、抵抗に
換算すると100テラ（Tera）Ω程度になる。従つ
て、負荷用の高抵抗Ｒ１，Ｒ２と上記逆方向接合
リークによる等価抵抗との比は、例えば256Kビ
ツトのメモリ容量の場合には100倍、1Mビツトの
場合には25倍、4Mビツトの場合には約６倍、
16Mビツトの場合には約1.6倍となる。この比の
値が大きい程メモリセルの動作に余裕があること
になるが、メモリ容量の大容量化に伴つてこの余
裕は減少していく。
上記の説明は前記記憶ノードＮ１，Ｎ２に接続
されたPN接合に異常リーク成分が含まれない場
合にのみ適用される。ところが、現実のメモリで
はある確率で欠陥性のリーク電流や汚染性のリー
ク電流が発生する。これらの異常リーク電流の値
が高抵抗Ｒ１，Ｒ２を流れ得る電流に比べて圧倒
的に大きい場合には、異常リーク電流が存在する
メモリセルの記憶ノードで“１”データの保持が
不能となり、フリツプフロツプ回路として機能し
なくなる。このようなメモリセルを含むSRAM
チツプは不良チツプとなるので、上記のような異
常リーク電流が存在するメモリセルは製造歩留り
を落とす要因となる。すなわち、異常リーク電流
の値が高抵抗負荷を流れる電流と同程度の場合
は、“１”データを記憶している側の記憶ノード
の電圧が高抵抗負荷と異常リーク電流による等価
抵抗との抵抗分割で決まる電圧まで下降し、フリ
ツプフロツプ回路としては極めて不安定な回路状
態に陥る。このようなメモリセルが存在すると、
電源電圧マージン、温度マージンがなくなり、デ
ータ保持が長時間続くとデータが破壊するといつ
たSRAMとしては致命的な不良が発生する。さ
らに事態を悪くするのは、この種の不良セルを検
出することが極めて難しいということである。周
知のように、マージン性の不良、あるいは十分に
長い時間を設定しないと検出できない不良をスク
リーニング（Screening）するためのテストは時
間がかかり、場合によつては温度関係も各種設定
してテストしなければならず、現実的な時間では
検出不可能な場合すら有り得る。
されたPN接合に異常リーク成分が含まれない場
合にのみ適用される。ところが、現実のメモリで
はある確率で欠陥性のリーク電流や汚染性のリー
ク電流が発生する。これらの異常リーク電流の値
が高抵抗Ｒ１，Ｒ２を流れ得る電流に比べて圧倒
的に大きい場合には、異常リーク電流が存在する
メモリセルの記憶ノードで“１”データの保持が
不能となり、フリツプフロツプ回路として機能し
なくなる。このようなメモリセルを含むSRAM
チツプは不良チツプとなるので、上記のような異
常リーク電流が存在するメモリセルは製造歩留り
を落とす要因となる。すなわち、異常リーク電流
の値が高抵抗負荷を流れる電流と同程度の場合
は、“１”データを記憶している側の記憶ノード
の電圧が高抵抗負荷と異常リーク電流による等価
抵抗との抵抗分割で決まる電圧まで下降し、フリ
ツプフロツプ回路としては極めて不安定な回路状
態に陥る。このようなメモリセルが存在すると、
電源電圧マージン、温度マージンがなくなり、デ
ータ保持が長時間続くとデータが破壊するといつ
たSRAMとしては致命的な不良が発生する。さ
らに事態を悪くするのは、この種の不良セルを検
出することが極めて難しいということである。周
知のように、マージン性の不良、あるいは十分に
長い時間を設定しないと検出できない不良をスク
リーニング（Screening）するためのテストは時
間がかかり、場合によつては温度関係も各種設定
してテストしなければならず、現実的な時間では
検出不可能な場合すら有り得る。
第９図は前記記憶ノードＮ１，Ｎ２にそれぞれ
リーク電流経路が存在する場合の、前記第６図に
示すＥ／Ｒ型SRAMセルのフリツプフロツプ回
路部分の等価回路図である。図において、Rj，
Rj′はリーク電流経路を等価的に示した抵抗であ
り、Rjは記憶ノードＮ１に接続されたPN接合に
正常な逆方向リーク電流のみが存在する場合の抵
抗であり、Rj′は記憶ノードＮ２に接続されたPN
接合に異常リーク成分を含む場合の抵抗である。
典型的なＲ１，Ｒ２，Rj，Rj′の値の温度特性は
第１０図の特性図に示す通りである。すなわち、
多結晶シリコン層で構成されている高抵抗Ｒ１，
Ｒ２の活性化エネルギーは大きく、温度に対する
依存性が大きい。他方、抵抗Rjは記憶ノードＮ
１の接合面積で決り、抵抗値に換算すると100テ
ラΩ前後の値になり、また温度依存性はＲ１，Ｒ
２に比べて小さい。この抵抗Rjにさらに接合の
異常リーク成分が加わつたものが抵抗Rj′である。
このRj′の値が第１０図に示すようにRjよりも約
２桁程度が低下すると、保証温度範囲内でＲ１，
Ｒ２と交点を持つようになる。そしてこの交点温
度Ｔ１よりも低温度側でＲ１，Ｒ２と抵抗値の大
小関係が逆転する。すなわち、Rj′がＲ１，Ｒ２
よりも小さくなる。
リーク電流経路が存在する場合の、前記第６図に
示すＥ／Ｒ型SRAMセルのフリツプフロツプ回
路部分の等価回路図である。図において、Rj，
Rj′はリーク電流経路を等価的に示した抵抗であ
り、Rjは記憶ノードＮ１に接続されたPN接合に
正常な逆方向リーク電流のみが存在する場合の抵
抗であり、Rj′は記憶ノードＮ２に接続されたPN
接合に異常リーク成分を含む場合の抵抗である。
典型的なＲ１，Ｒ２，Rj，Rj′の値の温度特性は
第１０図の特性図に示す通りである。すなわち、
多結晶シリコン層で構成されている高抵抗Ｒ１，
Ｒ２の活性化エネルギーは大きく、温度に対する
依存性が大きい。他方、抵抗Rjは記憶ノードＮ
１の接合面積で決り、抵抗値に換算すると100テ
ラΩ前後の値になり、また温度依存性はＲ１，Ｒ
２に比べて小さい。この抵抗Rjにさらに接合の
異常リーク成分が加わつたものが抵抗Rj′である。
このRj′の値が第１０図に示すようにRjよりも約
２桁程度が低下すると、保証温度範囲内でＲ１，
Ｒ２と交点を持つようになる。そしてこの交点温
度Ｔ１よりも低温度側でＲ１，Ｒ２と抵抗値の大
小関係が逆転する。すなわち、Rj′がＲ１，Ｒ２
よりも小さくなる。
次に、記憶ノードＮ１，Ｎ２における静止時の
データ保持電圧を求めてみる。
データ保持電圧を求めてみる。
まず、記憶ノードＮ１の“１”データ保持電圧
Ｖ１(1)は次の式で与えられる。
Ｖ１(1)は次の式で与えられる。
V1(1)＝｛（Rj・Rn（off）／Rj＋Rn（off））／（Rj・R
n（off）／Rj＋Rn（off）＋R1）｝・Vcc…(1) また、記憶ノードＮ２の“１”データ保持電圧
Ｖ２(1)は次の式で与えられる。
n（off）／Rj＋Rn（off）＋R1）｝・Vcc…(1) また、記憶ノードＮ２の“１”データ保持電圧
Ｖ２(1)は次の式で与えられる。
Ｖ２(1)＝｛（Rj′・Rn（off）／Rj′＋Rn（off））／
（Rj′・Rn（off）／Rj′＋Rn（off）＋R2）｝・Vcc…(
2) 他方、記憶ノードＮ１の“０”データ保持電圧
Ｖ１（０）は次の式で与えられる。
（Rj′・Rn（off）／Rj′＋Rn（off）＋R2）｝・Vcc…(
2) 他方、記憶ノードＮ１の“０”データ保持電圧
Ｖ１（０）は次の式で与えられる。
V1（０）＝｛（Rj・Rn（on）／Rj・Rn（on））／（Rj・
Rn（on）／Rj＋Rn（on）＋R1）｝・Vcc…(3) さらに、記憶ノードＮ２の“０”データ保持電
圧Ｖ２（０）は次の式で与えられる。
Rn（on）／Rj＋Rn（on）＋R1）｝・Vcc…(3) さらに、記憶ノードＮ２の“０”データ保持電
圧Ｖ２（０）は次の式で与えられる。
V2（０）＝｛（Rj′・Rn（on）／Rj′＋Rn（on））／（
Rj′・Rn（on）／Rj′＋Rn（on）＋R2）｝・Vcc…(4) ここで、Rn（off）はフリツプフロツプ回路Ｆ
を構成するトランジスタＱ１，Ｑ２のオフ状態に
おけるチヤネルリーク電流の等価抵抗であり、
Rn（on）はオン状態での等価抵抗である。正常な
トランジスタでは、Rn（off）は1014Ω以上の極め
て大きな値であるから、上記１〜４式は次のよう
に書き直することができる。
Rj′・Rn（on）／Rj′＋Rn（on）＋R2）｝・Vcc…(4) ここで、Rn（off）はフリツプフロツプ回路Ｆ
を構成するトランジスタＱ１，Ｑ２のオフ状態に
おけるチヤネルリーク電流の等価抵抗であり、
Rn（on）はオン状態での等価抵抗である。正常な
トランジスタでは、Rn（off）は1014Ω以上の極め
て大きな値であるから、上記１〜４式は次のよう
に書き直することができる。
V1(1)≒Vcc …(5)
V2(1)≒Rj′／Rj′＋R2・Vcc …(6)
V1（０）＝V2（０）≒０ …(7)
メモリセルの“１”、“０”記憶電圧はそれぞれ
Vcc、0Vであることが望ましいが、記憶ノード
Ｎ２の“１”データ保持電圧Ｖ２(1)のみがＲ２と
Rj′の抵抗分割で決定され、Vccよりも低下する。
この場合、Rj′がＲ２よりも小さくなる程、“１”
記憶電圧は低下し、これがＮチヤネルMOSトラ
ンジスタの閾値電圧Vthn以下にまで降下すると、
上記３式におけるRn（on）がRn（off）に変わり、
記憶ノードＮ１の“０”データ保持電圧Ｖ１
（０）がR1×CAの時定数でVccレベルまで充電
される。ただし、CAは記憶ノードＮ１の記憶容
量である。このことは、メモリセルの記憶状態
が、初期ではノードＮ１が“０”、ノードＮ２が
“１”の状態から、ノードＮ１が“１”、ノードＮ
２が“０”の状態に変わつたことになり、データ
が破壊されたことを意味する。第１０図の関係で
言替えれば、Ｒ１，Ｒ２とRj′との交点温度Ｔ１
以下で記憶データが破壊されることになる。この
現象は静止時に低温側で起り易いことから、低温
ポーズ破壊と呼ばれている。この種の不良の検出
が困難な理由として、低温でのテストが必要であ
ること、ポーズ性の不良であり長いテスト時間が
必要なこと、静止時に完全なセル破壊に至るまで
の間に様々の不安定動作に起困した特性不良の段
階が存在すること等があり、これらの不良を早期
に、特にウエハ状態でのテストで容易かつ確実に
検出する手段が求められている。
Vcc、0Vであることが望ましいが、記憶ノード
Ｎ２の“１”データ保持電圧Ｖ２(1)のみがＲ２と
Rj′の抵抗分割で決定され、Vccよりも低下する。
この場合、Rj′がＲ２よりも小さくなる程、“１”
記憶電圧は低下し、これがＮチヤネルMOSトラ
ンジスタの閾値電圧Vthn以下にまで降下すると、
上記３式におけるRn（on）がRn（off）に変わり、
記憶ノードＮ１の“０”データ保持電圧Ｖ１
（０）がR1×CAの時定数でVccレベルまで充電
される。ただし、CAは記憶ノードＮ１の記憶容
量である。このことは、メモリセルの記憶状態
が、初期ではノードＮ１が“０”、ノードＮ２が
“１”の状態から、ノードＮ１が“１”、ノードＮ
２が“０”の状態に変わつたことになり、データ
が破壊されたことを意味する。第１０図の関係で
言替えれば、Ｒ１，Ｒ２とRj′との交点温度Ｔ１
以下で記憶データが破壊されることになる。この
現象は静止時に低温側で起り易いことから、低温
ポーズ破壊と呼ばれている。この種の不良の検出
が困難な理由として、低温でのテストが必要であ
ること、ポーズ性の不良であり長いテスト時間が
必要なこと、静止時に完全なセル破壊に至るまで
の間に様々の不安定動作に起困した特性不良の段
階が存在すること等があり、これらの不良を早期
に、特にウエハ状態でのテストで容易かつ確実に
検出する手段が求められている。
（発明が解決しようとする問題点）
このように従来ではリーク電流に起因するセル
不良の検出に際し、外側からメモリセルの動作特
性を調べることにより行なうようにしているの
で、不安定動作するメモリセルの検出が極めて困
難であり、かつテスト時間も長くなるという欠点
がある。
不良の検出に際し、外側からメモリセルの動作特
性を調べることにより行なうようにしているの
で、不安定動作するメモリセルの検出が極めて困
難であり、かつテスト時間も長くなるという欠点
がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、ポーズ不良が存在し
ているメモリセルの不良を加速検出することによ
つて不良セルの存在を容易にかつ短時間で検出す
ることができるスタテイツク型ランダムアクセス
メモリを提供することにある。
たものであり、その目的は、ポーズ不良が存在し
ているメモリセルの不良を加速検出することによ
つて不良セルの存在を容易にかつ短時間で検出す
ることができるスタテイツク型ランダムアクセス
メモリを提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のスタテイツク型ランダムアクセスメ
モリは、メモリセル及びメモリセル以外の周辺回
路とをそれぞれ異なるウエル領域に形成し、上記
メモリセルが形成されているウエル領域に任意の
バイアス電圧を供給するバイアス電圧供給手段を
設けたことを特徴とする。
モリは、メモリセル及びメモリセル以外の周辺回
路とをそれぞれ異なるウエル領域に形成し、上記
メモリセルが形成されているウエル領域に任意の
バイアス電圧を供給するバイアス電圧供給手段を
設けたことを特徴とする。
（作用）
この発明のメモリでは、メモリセルが形成され
ているウエル領域に任意のバイアス電圧を供給す
ることによりメモリセル内の記憶ノードにおける
“１”データの保持電圧を低く設定し、これによ
りポーズ不良セルにおけるデータ破壊を加速する
ようにしている。これにより不良セルの存在を容
易にかつ短時間で発見することができる。
ているウエル領域に任意のバイアス電圧を供給す
ることによりメモリセル内の記憶ノードにおける
“１”データの保持電圧を低く設定し、これによ
りポーズ不良セルにおけるデータ破壊を加速する
ようにしている。これにより不良セルの存在を容
易にかつ短時間で発見することができる。
（実施例）
以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明のスタテイツク型ラン
ダムアクセスメモリで使用される１個のメモリセ
ルの構成を示す回路図である。このメモリセル
は、従来と同様にエンハンスメント型でＮチヤネ
ルのMOSトランジスタＱ１〜Ｑ４と高抵抗Ｒ１，
Ｒ２とで構成されている。そして、トランジスタ
Ｑ１，Ｑ２と高抵抗Ｒ１，Ｒ２とからなるフリツ
プフロツプ回路Ｆ内のトランジスタＱ１とＱ２の
共通ソースは接地電圧Vssに接続され、トランス
フアゲート用のトランジスタＱ３，Ｑ４の各ゲー
トはワード線WLに共通に接続され、このトラン
ジスタＱ３，Ｑ４の一端はビツト線BL，それ
ぞれに接続されている。
明する。第１図はこの発明のスタテイツク型ラン
ダムアクセスメモリで使用される１個のメモリセ
ルの構成を示す回路図である。このメモリセル
は、従来と同様にエンハンスメント型でＮチヤネ
ルのMOSトランジスタＱ１〜Ｑ４と高抵抗Ｒ１，
Ｒ２とで構成されている。そして、トランジスタ
Ｑ１，Ｑ２と高抵抗Ｒ１，Ｒ２とからなるフリツ
プフロツプ回路Ｆ内のトランジスタＱ１とＱ２の
共通ソースは接地電圧Vssに接続され、トランス
フアゲート用のトランジスタＱ３，Ｑ４の各ゲー
トはワード線WLに共通に接続され、このトラン
ジスタＱ３，Ｑ４の一端はビツト線BL，それ
ぞれに接続されている。
また、この実施例におけるメモリセルが前記第
６図に示す従来のものと異なつている点は、この
メモリセル内のトランジスタＱ１〜Ｑ４のバツク
ゲート、すなわちこれらトランジスタＱ１〜Ｑ４
が形成されているウエル領域（前記第７図Ｂ中の
領域５０）が、このメモリセルを含むメモリセル
以外の図示しない周辺回路が形成されているウエ
ル領域とは電位的に分離されており、かつトラン
ジスタＱ１〜Ｑ４が形成されているウエル領域に
所定のバイアス電圧Vsubが独立して供給できる
ようにしたことにある。このバイアス電圧Vsub
としては、ポーズ不良の検出時には接地電圧Vss
よりも低い、すなわち負極性の電圧が供給され、
通常のメモリ動作を行なわせる場合には接地電圧
Vccと同じ電圧が供給される。なお、周辺回路が
形成されているウエル領域には接地電圧Vssが常
時供給されている。
６図に示す従来のものと異なつている点は、この
メモリセル内のトランジスタＱ１〜Ｑ４のバツク
ゲート、すなわちこれらトランジスタＱ１〜Ｑ４
が形成されているウエル領域（前記第７図Ｂ中の
領域５０）が、このメモリセルを含むメモリセル
以外の図示しない周辺回路が形成されているウエ
ル領域とは電位的に分離されており、かつトラン
ジスタＱ１〜Ｑ４が形成されているウエル領域に
所定のバイアス電圧Vsubが独立して供給できる
ようにしたことにある。このバイアス電圧Vsub
としては、ポーズ不良の検出時には接地電圧Vss
よりも低い、すなわち負極性の電圧が供給され、
通常のメモリ動作を行なわせる場合には接地電圧
Vccと同じ電圧が供給される。なお、周辺回路が
形成されているウエル領域には接地電圧Vssが常
時供給されている。
これは、メモリセルのウエル領域と接続される
ボンデイングパツドを、周辺回路のウエル領域と
接続されるボンデイングパツドは別に設け、テス
ト時には両パツドに独立した電圧を印加し、テス
トの終了後には両パツドをボンデイング・ワイヤ
等により接続することで実現することができる。
ボンデイングパツドを、周辺回路のウエル領域と
接続されるボンデイングパツドは別に設け、テス
ト時には両パツドに独立した電圧を印加し、テス
トの終了後には両パツドをボンデイング・ワイヤ
等により接続することで実現することができる。
このような構成において、いま記憶ノードＮ１
には正常なPN接合の逆方向リーク電流が、記憶
ノードＮ２には異常リーク電流成分を含む逆方向
リーク電流がそれぞれ存在する場合のフリツプフ
ロツプ回路Ｆの部分の等価回路を第２図に示す。
には正常なPN接合の逆方向リーク電流が、記憶
ノードＮ２には異常リーク電流成分を含む逆方向
リーク電流がそれぞれ存在する場合のフリツプフ
ロツプ回路Ｆの部分の等価回路を第２図に示す。
第１図のようなメモリセルを持つメモリのテス
トを行なうには、まず、Vsubとして接地電圧Vss
と等しい電圧を供給した状態でメモリセルに所定
のデータの書込んでおく、次にデータが記憶され
ている状態で上記Vsubとして負極性の電圧を供
給する。負極性の電圧VsubをトランジスタＱ２
のバツクゲートに印加することにより、記憶ノー
ドＮ２には、トランジスタＱ２のバツクゲートに
接地電圧Vssを印加した場合に比べて大きな電流
が流れる。これは、第３図の特性図に示すよう
に、ポーズ不良の原因である異常接合リーク電流
Ireakと、接合に印加される逆方向電圧Vdとの関
係からみて明らかである。Vsubとして負極性の
電圧が供給されている状態のときの記憶ノードＮ
２における静止時の“１”データ保持電圧Ｖ２
(1)′は、前記２式から次の式のように変化する。
トを行なうには、まず、Vsubとして接地電圧Vss
と等しい電圧を供給した状態でメモリセルに所定
のデータの書込んでおく、次にデータが記憶され
ている状態で上記Vsubとして負極性の電圧を供
給する。負極性の電圧VsubをトランジスタＱ２
のバツクゲートに印加することにより、記憶ノー
ドＮ２には、トランジスタＱ２のバツクゲートに
接地電圧Vssを印加した場合に比べて大きな電流
が流れる。これは、第３図の特性図に示すよう
に、ポーズ不良の原因である異常接合リーク電流
Ireakと、接合に印加される逆方向電圧Vdとの関
係からみて明らかである。Vsubとして負極性の
電圧が供給されている状態のときの記憶ノードＮ
２における静止時の“１”データ保持電圧Ｖ２
(1)′は、前記２式から次の式のように変化する。
V2(1)′＝Rj′／Rj′＋R2・（Vcc−Vsub）＋Vsub …(8)
ここで、V2(1)′−V2(1)を減算すると次の９式
が得られる。
が得られる。
V2(1)′−V2(1)＝Rj′／Rj′＋R2Vsub＋Vsub …(9)
すなわち、負極性の電圧Vsubを印加すること
で“１”データを保持している記憶ノードＮ２の
電圧は上記９式で与えられる値だけ低下する。一
方、ビツト線電圧を検出するセンス増幅回路（図
示せず）等からなる周辺回路が形成されているウ
エル領域には接地電圧Vssが常時供給されている
ので、その回路特性は一定である。従つて、メモ
リセル内のトランジスタＱ１〜Ｑ４のバツクゲー
トに接地電圧Vssよりも低いバイアス電圧Vsubを
供給することにより、記憶ノードＮ２のデータ保
持電圧の低下に起因するポーズ不良の検出が容易
になる。すなわち、電圧Ｖ２(1)′がＮチヤネル
MOSトランジスタの閾値電圧以下まで低下する
とメモリセルの記憶データが破壊され始めるので
あるから、メモリセル内のトランジスタのバツク
ゲートに供給される電圧Vsubを接地電圧よりも
低下させることによりセルデータの破壊を加速さ
せることができる。
で“１”データを保持している記憶ノードＮ２の
電圧は上記９式で与えられる値だけ低下する。一
方、ビツト線電圧を検出するセンス増幅回路（図
示せず）等からなる周辺回路が形成されているウ
エル領域には接地電圧Vssが常時供給されている
ので、その回路特性は一定である。従つて、メモ
リセル内のトランジスタＱ１〜Ｑ４のバツクゲー
トに接地電圧Vssよりも低いバイアス電圧Vsubを
供給することにより、記憶ノードＮ２のデータ保
持電圧の低下に起因するポーズ不良の検出が容易
になる。すなわち、電圧Ｖ２(1)′がＮチヤネル
MOSトランジスタの閾値電圧以下まで低下する
とメモリセルの記憶データが破壊され始めるので
あるから、メモリセル内のトランジスタのバツク
ゲートに供給される電圧Vsubを接地電圧よりも
低下させることによりセルデータの破壊を加速さ
せることができる。
セルデータ破壊の加速が終了したならば、電圧
Vsubとして接地電圧Vssを供給し、データの読出
しを行なう。ポーズ不良によりデータが破壊され
たメモリセルにおける記憶データは、バイアス電
圧Vsubが接地電圧Vssに戻つた後でも変化しな
い。従つて、予め書込んだデータと読出しデータ
とが一致しなければ、そのメモリセルはポーズ不
良セルであることを検出することができる。しか
も、この検出はバイアス電圧Vsubを変えるとい
う操作により行われるため、従来と比べて極めて
短時間に検出することができる。
Vsubとして接地電圧Vssを供給し、データの読出
しを行なう。ポーズ不良によりデータが破壊され
たメモリセルにおける記憶データは、バイアス電
圧Vsubが接地電圧Vssに戻つた後でも変化しな
い。従つて、予め書込んだデータと読出しデータ
とが一致しなければ、そのメモリセルはポーズ不
良セルであることを検出することができる。しか
も、この検出はバイアス電圧Vsubを変えるとい
う操作により行われるため、従来と比べて極めて
短時間に検出することができる。
しかも、ＮチヤネルMOSトランジスタのバツ
クゲートに負極性の電圧を印加するとその閾値電
圧は上昇し、これは基板バイアス効果として知ら
れている。第４図はその閾値電圧Vthnが0.95Vと
なるように設計されたＮチヤネルMOSトランジ
スタにバツクゲートバイアス電圧を印加した場合
の、バツクゲート、ソース間の平方根値√BS
（V1/2）とその閾値電圧の変化分ΔVthnとの関係
を示す特性図である。上記のようにトランジスタ
のバツクゲートに負極性の電圧を印加すること
は、その閾値電圧を上昇させる効果を伴うことに
なる。すなわち、上記電圧Ｖ２(1)′がＮチヤネル
MOSトランジスタの閾値電圧以下に低下すると
セルデータが破壊され始めるのであるから、上記
基板バイアス効果によるトランジスタの閾値電圧
の上昇はセルデータの破壊を加速する結果につな
がるのである。
クゲートに負極性の電圧を印加するとその閾値電
圧は上昇し、これは基板バイアス効果として知ら
れている。第４図はその閾値電圧Vthnが0.95Vと
なるように設計されたＮチヤネルMOSトランジ
スタにバツクゲートバイアス電圧を印加した場合
の、バツクゲート、ソース間の平方根値√BS
（V1/2）とその閾値電圧の変化分ΔVthnとの関係
を示す特性図である。上記のようにトランジスタ
のバツクゲートに負極性の電圧を印加すること
は、その閾値電圧を上昇させる効果を伴うことに
なる。すなわち、上記電圧Ｖ２(1)′がＮチヤネル
MOSトランジスタの閾値電圧以下に低下すると
セルデータが破壊され始めるのであるから、上記
基板バイアス効果によるトランジスタの閾値電圧
の上昇はセルデータの破壊を加速する結果につな
がるのである。
第５図は上記第１図のようなメモリセルを備え
たこの発明のメモリチツプ全体の構成を示すブロ
ツク図である。メモリチツプ２０内には第１図の
メモリセルを多数備えたメモリセルアレイ２１
と、このメモリセルアレイ２１内のメモリセルに
おけるデータの書込み、読出し動作を制御する周
辺回路が設けられている。この周辺回路には周知
のように、チツプイネーブル信号、アウトプツト
イネーブル信号等の各種制御入力が与えられるチ
ツプ制御回路２２、このチツプ制御回路２２の出
力に基づいてタイミング信号を発生するタイミン
グ制御回路２３、行アドレスが入力される行アド
レスバツフア回路２４、チツプ外部との間で入出
データの授受を行なう入出力回路２５、上記行ア
ドレスバツフア回路２４の出力が与えられる行デ
コーダ回路２６、データ書込み時には上記メモリ
セルアレイ２１にデータを書き込み、データ読出
し時にはメモリセルアレイ２１からの読出しデー
タを検出するセンス増幅回路／書き込み回路２
７、列アドレスが入力される列アドレスバツフア
回路２８、上記列アドレスバツフア回路２８の出
力が与えられる列デコーダ回路２９、この列デコ
ーダ回路２９の出力に基づいて上記メモリセルア
レイ２１内のワード線を選択駆動するワード線駆
動回路３０等が設けられている。
たこの発明のメモリチツプ全体の構成を示すブロ
ツク図である。メモリチツプ２０内には第１図の
メモリセルを多数備えたメモリセルアレイ２１
と、このメモリセルアレイ２１内のメモリセルに
おけるデータの書込み、読出し動作を制御する周
辺回路が設けられている。この周辺回路には周知
のように、チツプイネーブル信号、アウトプツト
イネーブル信号等の各種制御入力が与えられるチ
ツプ制御回路２２、このチツプ制御回路２２の出
力に基づいてタイミング信号を発生するタイミン
グ制御回路２３、行アドレスが入力される行アド
レスバツフア回路２４、チツプ外部との間で入出
データの授受を行なう入出力回路２５、上記行ア
ドレスバツフア回路２４の出力が与えられる行デ
コーダ回路２６、データ書込み時には上記メモリ
セルアレイ２１にデータを書き込み、データ読出
し時にはメモリセルアレイ２１からの読出しデー
タを検出するセンス増幅回路／書き込み回路２
７、列アドレスが入力される列アドレスバツフア
回路２８、上記列アドレスバツフア回路２８の出
力が与えられる列デコーダ回路２９、この列デコ
ーダ回路２９の出力に基づいて上記メモリセルア
レイ２１内のワード線を選択駆動するワード線駆
動回路３０等が設けられている。
さらに、３１ないし３３はそれぞれこのメモリ
チツプ２０に電源電圧Vcc、接地電圧Vss及びテ
スト時に使用される電圧Vsubが印加されるボン
デイングパツドである。ボンデイングパツド３１
に印加される電源電圧Vccはメモリセルアレイ２
１を含む回路に供給される。また、ボンデイング
パツド３２に印加される接地電圧Vssはメモリセ
ルアレイ２１は除く周辺回路に供給される。さら
に、ボンデイングパツド３３に印加されるバイア
ス電圧Vsubはメモリセルアレイ２１のみに供給
される。
チツプ２０に電源電圧Vcc、接地電圧Vss及びテ
スト時に使用される電圧Vsubが印加されるボン
デイングパツドである。ボンデイングパツド３１
に印加される電源電圧Vccはメモリセルアレイ２
１を含む回路に供給される。また、ボンデイング
パツド３２に印加される接地電圧Vssはメモリセ
ルアレイ２１は除く周辺回路に供給される。さら
に、ボンデイングパツド３３に印加されるバイア
ス電圧Vsubはメモリセルアレイ２１のみに供給
される。
ここで、テスト時には前記のように各ボンデイ
ングパツド３１〜３３をボンデイング・ワイヤで
リードフレームとは接続せず、独立してそれぞれ
のボンデイングパツドに所定の電圧を供給するこ
とによりテストを行ない、テスト後は図示のよう
にボンデイングパツド３１をVcc用のリードフレ
ーム３４と接続し、ボンデイングパツド３２と３
３をVss用のリードフレーム３５とそれぞれ接続
する。
ングパツド３１〜３３をボンデイング・ワイヤで
リードフレームとは接続せず、独立してそれぞれ
のボンデイングパツドに所定の電圧を供給するこ
とによりテストを行ない、テスト後は図示のよう
にボンデイングパツド３１をVcc用のリードフレ
ーム３４と接続し、ボンデイングパツド３２と３
３をVss用のリードフレーム３５とそれぞれ接続
する。
［発明の効果］
以上説明したようにこの発明によれば、ポーズ
不良セルの存在を容易かつ短時間で検出すること
ができることができるスタテイツク型ランダムア
クセスメモリを提供することができる。
不良セルの存在を容易かつ短時間で検出すること
ができることができるスタテイツク型ランダムア
クセスメモリを提供することができる。
第１図はこの発明の一実施例によるメモリセル
の構成を示す回路図、第２図は第１図のメモリセ
ルの等価回路図、第３図及び第４図はそれぞれ上
記実施例を説明するための特性図、第５図はこの
発明のメモリの全体の構成を示すブロツク図、第
６図は従来のＥ／Ｒ型SRAMセルの回路図、第
７図は上記従来のＥ／Ｒ型SRAMセルの一部の
素子構造を示すパターン平面図及びその断面図、
第８図はメモリ容量と負荷用高抵抗の値との関係
をまとめて示す図、第９図は第６図に示す従来の
Ｅ／Ｒ型SRAMセルの一部の等価回路図、第１
０図は第６図に示す従来のＥ／Ｒ型SRAMセル
における各種抵抗の温度特性を示す特性図であ
る。 Ｑ１〜Ｑ４…ＮチヤネルMOSトランジスタ、
Ｒ１，Ｒ２…高抵抗、Ｆ…フリツプフロツプ回
路、Rj，Rj′…等価抵抗、BL，…ビツト線、
WL…ワード線。
の構成を示す回路図、第２図は第１図のメモリセ
ルの等価回路図、第３図及び第４図はそれぞれ上
記実施例を説明するための特性図、第５図はこの
発明のメモリの全体の構成を示すブロツク図、第
６図は従来のＥ／Ｒ型SRAMセルの回路図、第
７図は上記従来のＥ／Ｒ型SRAMセルの一部の
素子構造を示すパターン平面図及びその断面図、
第８図はメモリ容量と負荷用高抵抗の値との関係
をまとめて示す図、第９図は第６図に示す従来の
Ｅ／Ｒ型SRAMセルの一部の等価回路図、第１
０図は第６図に示す従来のＥ／Ｒ型SRAMセル
における各種抵抗の温度特性を示す特性図であ
る。 Ｑ１〜Ｑ４…ＮチヤネルMOSトランジスタ、
Ｒ１，Ｒ２…高抵抗、Ｆ…フリツプフロツプ回
路、Rj，Rj′…等価抵抗、BL，…ビツト線、
WL…ワード線。
Claims (1)
- 【特許請求の範囲】 １ ウエル領域に形成されたメモリセルと、 上記メモリセルとは異なるウエル領域に形成さ
れたメモリセル以外の周辺回路と、 上記メモリセルが形成されているウエル領域に
通常動作時と不良検出時とで異なる値のバイアス
電圧を供給する第１のバイアス供給手段と、 上記周辺回路が形成されているウエル領域に常
時一定のバイアス電圧を供給する第２のバイアス
供給手段と を具備したことを特徴とするスタテイツク型ラン
ダムアクセスメモリ。 ２ 前記メモリセルが、負荷素子として抵抗を用
い、駆動素子としてMOSトランジスタを用いた
２個のインバータで構成されたフリツプフロツプ
回路を備えている特許請求の範囲第１項に記載の
スタテイツク型ランダムアクセスメモリ。 ３ 前記第１のバイアス供給手段は、通常動作時
にそのメモリに供給される最低電源電圧よりも低
いバイアス電圧を前記ウエル領域に供給するよう
にした特許請求の範囲第１項に記載のスタテイツ
ク型ランダムアクセスメモリ。 ４ 前記第１、第２のバイアス供給手段がボンデ
イングパツドで構成されている特許請求の範囲第
１項に記載のスタテイツク型ランダムアクセスメ
モリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325688A JPH01166400A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
| US07/288,199 US4958316A (en) | 1987-12-23 | 1988-12-22 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325688A JPH01166400A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166400A JPH01166400A (ja) | 1989-06-30 |
| JPH0529999B2 true JPH0529999B2 (ja) | 1993-05-06 |
Family
ID=18179607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325688A Granted JPH01166400A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4958316A (ja) |
| JP (1) | JPH01166400A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018101A (en) * | 1987-09-16 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory |
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH11204742A (ja) * | 1998-01-20 | 1999-07-30 | Sony Corp | メモリ及び情報機器 |
| US20040222422A1 (en) * | 2003-05-08 | 2004-11-11 | Wein-Town Sun | CMOS inverter layout |
| US6925010B2 (en) | 2003-07-10 | 2005-08-02 | Texas Instruments Incorporated | Static random access memory device having decreased sensitivity to variations in channel physical characteristics |
| US20160216969A1 (en) * | 2015-01-28 | 2016-07-28 | Qualcomm Incorporated | System and method for adaptively managing registers in an instruction processor |
| JP6383041B2 (ja) * | 2017-04-06 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142927A (en) * | 1975-06-04 | 1976-12-08 | Nec Corp | Memory function testing method for mos memory elements |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937866Y2 (ja) * | 1980-02-25 | 1984-10-20 | 富士通株式会社 | 半導体ｉｃメモリ |
| US4727518A (en) * | 1984-02-17 | 1988-02-23 | Intel Corporation | Apparatus for limiting minority carrier injection in CMOS memories |
-
1987
- 1987-12-23 JP JP62325688A patent/JPH01166400A/ja active Granted
-
1988
- 1988-12-22 US US07/288,199 patent/US4958316A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142927A (en) * | 1975-06-04 | 1976-12-08 | Nec Corp | Memory function testing method for mos memory elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166400A (ja) | 1989-06-30 |
| US4958316A (en) | 1990-09-18 |
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