JPH0477400B2 - - Google Patents
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- JPH0477400B2 JPH0477400B2 JP62325689A JP32568987A JPH0477400B2 JP H0477400 B2 JPH0477400 B2 JP H0477400B2 JP 62325689 A JP62325689 A JP 62325689A JP 32568987 A JP32568987 A JP 32568987A JP H0477400 B2 JPH0477400 B2 JP H0477400B2
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- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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-
- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は多結晶シリコンで構成された高抵抗
をメモリセル内の負荷素子として使用し、ポーズ
性の不良メモリセルの検出手段を備えたスタテイ
ツク型ランダムアクセスメモリに関する。
をメモリセル内の負荷素子として使用し、ポーズ
性の不良メモリセルの検出手段を備えたスタテイ
ツク型ランダムアクセスメモリに関する。
（従来の技術）
高抵抗を負荷素子、エンハンスメント型の
MOSトランジスタを駆動素子とするインバータ
を２個用意し、この両インバータの入出力間を交
差接続して構成されたフリツプフロツプ回路を用
いたメモリセルはＥ／Ｒ型SRAM（スタテイツ
ク・ランダムアクセス・メモリ）セルとして知ら
れている。このＥ／Ｒ型SRAMセルは従来、第
５図の等価回路図に示すように構成されている。
第５図において、多結晶シリコンで構成された高
抵抗Ｒ１，Ｒ２ぞれぞれの一端は電源電圧VCCに
接続されている。上記高抵抗Ｒ１，Ｒ２それぞれ
の他端にはMOSトランジスタＱ１，Ｑ２それぞ
れのドレインが接続され、両トランジスタＱ１，
Ｑ２のソースは接地電圧VSSに共通に接続されて
いる。また、上記トランジスタＱ１のゲートはト
ランジスタＱ２のドレインに、トランジスタＱ２
のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１，
Ｒ２それぞれとトランジスタＱ１，Ｑ２それぞれ
とでインバータが構成され、かつ両インバータの
入出力間が交差接続されてフリツプフロツプ回路
Ｆが構成されている。そして、このフリツプフロ
ツプ回路Ｆの記憶ノードＮ１，Ｎ２とビツト線
BL，との間には、データの読出し、書込みを
制御するためのトランスフアゲート用のMOSト
ランジスタＱ３，Ｑ４が接続されており、両トラ
ンジスタＱ３，Ｑ４のゲートはワード線WLに共
通に接続されている。なお、上記トランジスタＱ
１〜Ｑ４は全てエンハンスメント型でＮチヤネル
のものである。
MOSトランジスタを駆動素子とするインバータ
を２個用意し、この両インバータの入出力間を交
差接続して構成されたフリツプフロツプ回路を用
いたメモリセルはＥ／Ｒ型SRAM（スタテイツ
ク・ランダムアクセス・メモリ）セルとして知ら
れている。このＥ／Ｒ型SRAMセルは従来、第
５図の等価回路図に示すように構成されている。
第５図において、多結晶シリコンで構成された高
抵抗Ｒ１，Ｒ２ぞれぞれの一端は電源電圧VCCに
接続されている。上記高抵抗Ｒ１，Ｒ２それぞれ
の他端にはMOSトランジスタＱ１，Ｑ２それぞ
れのドレインが接続され、両トランジスタＱ１，
Ｑ２のソースは接地電圧VSSに共通に接続されて
いる。また、上記トランジスタＱ１のゲートはト
ランジスタＱ２のドレインに、トランジスタＱ２
のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１，
Ｒ２それぞれとトランジスタＱ１，Ｑ２それぞれ
とでインバータが構成され、かつ両インバータの
入出力間が交差接続されてフリツプフロツプ回路
Ｆが構成されている。そして、このフリツプフロ
ツプ回路Ｆの記憶ノードＮ１，Ｎ２とビツト線
BL，との間には、データの読出し、書込みを
制御するためのトランスフアゲート用のMOSト
ランジスタＱ３，Ｑ４が接続されており、両トラ
ンジスタＱ３，Ｑ４のゲートはワード線WLに共
通に接続されている。なお、上記トランジスタＱ
１〜Ｑ４は全てエンハンスメント型でＮチヤネル
のものである。
上記構成でなるメモリセルにおいて、フリツプ
フロツプ回路Ｆは双安定回路であるから、記憶ノ
ードＮ１，Ｎ２には一対の相補データ、すなわち
“１”、“０”が記憶される。例えば、いま記憶ノ
ードＮ１に“１”がＮ２に“０”それぞれ記憶さ
れているとすると、トランジスタＱ１はオフ、Ｑ
２はオン状態になつている。高抵抗Ｒ１，Ｒ２は
線型の受動素子であるから、オン状態のトランジ
スタＱ２に接続された高抵抗Ｒ２には定常電流が
流れる。ここで、トランジスタＱ２のオン抵抗に
比べて高抵抗Ｒ２の値が桁違いに大きいため、ト
ランジスタＱ２に流れる電流の値はＲ２の値で決
定される。この電流は各メモリセル毎に必ず流
れ、全メモリセルの電流がＥ／Ｒ型SRAMの静
止時電流を決定する。他方、周知のように６個の
トランジスタで構成された完全CMOS型の
SRAMセルでは負荷として能動素子であるＰチ
ヤネルMOSトランジスタを用いるようにしてい
るので、静止時電流はリーク電流のみである。こ
のため、Ｅ／Ｒ型SRAMセルでは高抵抗Ｒ１，
Ｒ２の抵抗値をさらに高くすることによつて静止
時電流を削減するようにしているが、これに伴つ
て後述するような種々の問題が発生している。
フロツプ回路Ｆは双安定回路であるから、記憶ノ
ードＮ１，Ｎ２には一対の相補データ、すなわち
“１”、“０”が記憶される。例えば、いま記憶ノ
ードＮ１に“１”がＮ２に“０”それぞれ記憶さ
れているとすると、トランジスタＱ１はオフ、Ｑ
２はオン状態になつている。高抵抗Ｒ１，Ｒ２は
線型の受動素子であるから、オン状態のトランジ
スタＱ２に接続された高抵抗Ｒ２には定常電流が
流れる。ここで、トランジスタＱ２のオン抵抗に
比べて高抵抗Ｒ２の値が桁違いに大きいため、ト
ランジスタＱ２に流れる電流の値はＲ２の値で決
定される。この電流は各メモリセル毎に必ず流
れ、全メモリセルの電流がＥ／Ｒ型SRAMの静
止時電流を決定する。他方、周知のように６個の
トランジスタで構成された完全CMOS型の
SRAMセルでは負荷として能動素子であるＰチ
ヤネルMOSトランジスタを用いるようにしてい
るので、静止時電流はリーク電流のみである。こ
のため、Ｅ／Ｒ型SRAMセルでは高抵抗Ｒ１，
Ｒ２の抵抗値をさらに高くすることによつて静止
時電流を削減するようにしているが、これに伴つ
て後述するような種々の問題が発生している。
第６図は種々のメモリ容量のＥ／Ｒ型SRAM
において、静止時電流をその典型的な値である
1μAに押さえるために必要な前記高抵抗Ｒ１，Ｒ
２の値をまとめて示す図である。前記記憶ノード
Ｎ１，Ｎ２にはトランジスタＱ１，Ｑ２のドレイ
ンであるN+拡散領域とＰ型基板とからなるPN接
合が存在しており、このPN接合における現実的
な逆方向接合リーク電流の値は10-14A程度であ
り、抵抗に換算すると100テラ（Tera）Ω程度に
なる。従つて、負荷用の高抵抗Ｒ１，Ｒ２と上記
逆方向接合リークによる等価抵抗との比は、例え
ば256Kビツトのメモリ容量の場合には100倍、
1Mビツトのメモリ容量の場合には25倍となる。
この比の値が大きい程メモリセルの動作に余裕が
あることになるが、メモリ容量の大容量化に伴つ
てこの余裕は減少していく。
において、静止時電流をその典型的な値である
1μAに押さえるために必要な前記高抵抗Ｒ１，Ｒ
２の値をまとめて示す図である。前記記憶ノード
Ｎ１，Ｎ２にはトランジスタＱ１，Ｑ２のドレイ
ンであるN+拡散領域とＰ型基板とからなるPN接
合が存在しており、このPN接合における現実的
な逆方向接合リーク電流の値は10-14A程度であ
り、抵抗に換算すると100テラ（Tera）Ω程度に
なる。従つて、負荷用の高抵抗Ｒ１，Ｒ２と上記
逆方向接合リークによる等価抵抗との比は、例え
ば256Kビツトのメモリ容量の場合には100倍、
1Mビツトのメモリ容量の場合には25倍となる。
この比の値が大きい程メモリセルの動作に余裕が
あることになるが、メモリ容量の大容量化に伴つ
てこの余裕は減少していく。
上記の説明は前記記憶ノードＮ１，Ｎ２に接続
されたPN接合に異常リーク成分が含まれない場
合にのみ適用される。ところが、現実のメモリで
はある確率で欠陥性のリーク電流や汚染性のリー
ク電流が発生する。これらの異常リーク電流の値
が高抵抗Ｒ１、Ｒ２を流れる電流に比べて圧倒的
に大きい場合には、異常リーク電流が存在するメ
モリセルの記憶ノードで“１”データの保持が不
能となり、フリツプフロツプ回路として機能しな
くなる。このようなメモリセルを含むSRAMチ
ツプは不良チツプとなるので、上記のような異常
リーク電流が存在するメモリセルは製造歩留りを
落とす要因となる。すなわち、異常リーク電流の
値が高抵抗負荷を流れる電流と同程度の場合は、
“１”データを記憶している側の記憶ノードの電
圧が高抵抗負荷と異常リーク電流による等価抵抗
との抵抗分割で決まる電圧まで下降し、フリツプ
フロツプ回路としては極めて不安定な回路状態に
陥る。このようなメモリセルが存在すると、電源
電圧マージン、温度マージンがなくなり、データ
保持が長時間続くとデータが破壊するといつた
SRAMとしては致命的な不良が発生する。さら
に事態を悪くするのは、この種の不良セルを検出
することが極めて難しいということである。周知
のように、マージン性の不良、あるいは十分に長
い時間を設定しないと検出できない不良をスクリ
ーニング（Screening）するためのテストは時間
がかかり、場合によつては温度関係も各種設定し
てテストしなければならず、現実的な時間では検
出不可能な場合すら有り得る。
されたPN接合に異常リーク成分が含まれない場
合にのみ適用される。ところが、現実のメモリで
はある確率で欠陥性のリーク電流や汚染性のリー
ク電流が発生する。これらの異常リーク電流の値
が高抵抗Ｒ１、Ｒ２を流れる電流に比べて圧倒的
に大きい場合には、異常リーク電流が存在するメ
モリセルの記憶ノードで“１”データの保持が不
能となり、フリツプフロツプ回路として機能しな
くなる。このようなメモリセルを含むSRAMチ
ツプは不良チツプとなるので、上記のような異常
リーク電流が存在するメモリセルは製造歩留りを
落とす要因となる。すなわち、異常リーク電流の
値が高抵抗負荷を流れる電流と同程度の場合は、
“１”データを記憶している側の記憶ノードの電
圧が高抵抗負荷と異常リーク電流による等価抵抗
との抵抗分割で決まる電圧まで下降し、フリツプ
フロツプ回路としては極めて不安定な回路状態に
陥る。このようなメモリセルが存在すると、電源
電圧マージン、温度マージンがなくなり、データ
保持が長時間続くとデータが破壊するといつた
SRAMとしては致命的な不良が発生する。さら
に事態を悪くするのは、この種の不良セルを検出
することが極めて難しいということである。周知
のように、マージン性の不良、あるいは十分に長
い時間を設定しないと検出できない不良をスクリ
ーニング（Screening）するためのテストは時間
がかかり、場合によつては温度関係も各種設定し
てテストしなければならず、現実的な時間では検
出不可能な場合すら有り得る。
第７図は前記記憶ノードＮ１，Ｎ２にそれぞれ
リーク電流経路が存在する場合の、前記第５図に
示すＥ／Ｒ型SRAMセルのフリツプフロツプ回
路部分の等価回路図である。図において、Rj，
Rj′はリーク電流経路を等価的に示した抵抗であ
り、Rjは記憶ノードＮ１に接続されたPN接合に
正常な逆方向リーク電流のみが存在する場合の抵
抗であり、Rj′は記憶ノードＮ２に接続されたPN
接合に異常リーク成分を含む場合の抵抗である。
典型的なＲ１，Ｒ２，Rj，Rj′の値の温度特性は
第８図の特性図に示す通りである。すなわち、多
結晶シリコンからなる高抵抗Ｒ１，Ｒ２の活性化
エネルギーは大きく、温度に対する依存性が大き
い。他方、抵抗Rjは記憶ノードＮ１の接合面積
で決り、抵抗値に換算すると100テラΩ前後の値
になり、また温度依存性はＲ１，Ｒ２に比べて小
さい。この抵抗Rjにさらに接合の異常リーク成
分が加わつたものが抵抗Rj′である。このRj′の値
が第８図に示すようにRjよりも約２桁程度が低
下すると、保証温度範囲内でＲ１，Ｒ２と交点を
持つようになる。そしてこの交点温度Ｔ１よりも
低温度側でＲ１，Ｒ２と抵抗値の大小関係が逆転
する。すなわち、Rj′がＲ１，Ｒ２よりも小さく
なる。
リーク電流経路が存在する場合の、前記第５図に
示すＥ／Ｒ型SRAMセルのフリツプフロツプ回
路部分の等価回路図である。図において、Rj，
Rj′はリーク電流経路を等価的に示した抵抗であ
り、Rjは記憶ノードＮ１に接続されたPN接合に
正常な逆方向リーク電流のみが存在する場合の抵
抗であり、Rj′は記憶ノードＮ２に接続されたPN
接合に異常リーク成分を含む場合の抵抗である。
典型的なＲ１，Ｒ２，Rj，Rj′の値の温度特性は
第８図の特性図に示す通りである。すなわち、多
結晶シリコンからなる高抵抗Ｒ１，Ｒ２の活性化
エネルギーは大きく、温度に対する依存性が大き
い。他方、抵抗Rjは記憶ノードＮ１の接合面積
で決り、抵抗値に換算すると100テラΩ前後の値
になり、また温度依存性はＲ１，Ｒ２に比べて小
さい。この抵抗Rjにさらに接合の異常リーク成
分が加わつたものが抵抗Rj′である。このRj′の値
が第８図に示すようにRjよりも約２桁程度が低
下すると、保証温度範囲内でＲ１，Ｒ２と交点を
持つようになる。そしてこの交点温度Ｔ１よりも
低温度側でＲ１，Ｒ２と抵抗値の大小関係が逆転
する。すなわち、Rj′がＲ１，Ｒ２よりも小さく
なる。
次に、記憶ノードＮ１，Ｎ２における静止時の
データ保持電圧を求めてみる。
データ保持電圧を求めてみる。
まず、記憶ノードＮ１の“１”データ保持電圧
Ｖ１（１）は次の式で与えられる。
Ｖ１（１）は次の式で与えられる。
V1(1)−｛（Rj・Rn（off）／Rj＋Rn（off））
／（Rj・Rn（off）／Rj＋Rn（off）＋R1）｝VCC……(1)
また、記憶ノードＮ２の“１”データ保持電圧
Ｖ２（１）は次の式で与えられる。
／（Rj・Rn（off）／Rj＋Rn（off）＋R1）｝VCC……(1)
また、記憶ノードＮ２の“１”データ保持電圧
Ｖ２（１）は次の式で与えられる。
V2(1)−｛（Rj′・Rn（off）／Rj′＋Rn（off）
）／（Rj′・Rn（off）／Rj′＋Rn（off）＋R2）｝VCC
……(2) 他方、記憶ノードＮ１の“０”データ保持電圧
Ｖ１（０）は次の式で与えられる。
）／（Rj′・Rn（off）／Rj′＋Rn（off）＋R2）｝VCC
……(2) 他方、記憶ノードＮ１の“０”データ保持電圧
Ｖ１（０）は次の式で与えられる。
V1（０）−｛（Rj・Rn（on）／Rj＋Rn（on）
）／（Rj・Rn（on）／Rj＋Rn（on）＋R1）｝VCC……(3)
さらに、記憶ノードＮ２の“０”データ保持電
圧Ｖ２（０）は次の式で与えられる。
）／（Rj・Rn（on）／Rj＋Rn（on）＋R1）｝VCC……(3)
さらに、記憶ノードＮ２の“０”データ保持電
圧Ｖ２（０）は次の式で与えられる。
V2（０）−｛（Rj′・Rn（on）／Rj′＋Rn（on
））／（Rj′・Rn（on）／Rj′＋Rn（on）＋R2）｝VCC
……(4) ここで、Rn（off）はフリツプフロツプ回路Ｆ
を構成するトランジスタＱ１，Ｑ２のオフ状態に
おけるチヤネルリーク電流の等価抵抗であり、
Rn（on）はオン状態で等価抵抗である。正常なト
ランジスタでは、Rn（off）は1014Ω以上の極めて
大きな値であるから、上記１〜４式は次のように
書き直することができる。
））／（Rj′・Rn（on）／Rj′＋Rn（on）＋R2）｝VCC
……(4) ここで、Rn（off）はフリツプフロツプ回路Ｆ
を構成するトランジスタＱ１，Ｑ２のオフ状態に
おけるチヤネルリーク電流の等価抵抗であり、
Rn（on）はオン状態で等価抵抗である。正常なト
ランジスタでは、Rn（off）は1014Ω以上の極めて
大きな値であるから、上記１〜４式は次のように
書き直することができる。
V1(1)≒VCC ……(5)
V2(1)≒Rj′／Rj′＋R2VCC ……(6)
V1（０）＝V2（０）≒０ ……(7)
メモリセルの“１”、“０”記憶電圧はそれぞれ
VCC、0Vであることが望ましいが、記憶ノードＮ
２の“１”データ保持電圧Ｖ２（１）のみがＲ２
とRj′の抵抗分割が決定され、VCCよりも低下す
る。この場合、Rj′がＲ２よりも小さくなる程、
“１”データ記憶電圧は低下し、これがＮチヤネ
ルMOSトランジスタの閾値電圧Vthn以下にまで
降下すると、上記３式におけるRn（on）がRn
（off）に変わり、記憶ノードＮ１の“０”データ
保持電圧Ｖ１（０）がＲ１×CAの時定数でVCC
レベルまで充電される。ただし、CAは記憶ノー
ドＮ１の記憶容量である。このことは、メモリセ
ルの記憶状態が、初期ではノードＮ１が“０”、
ノードＮ２が“１”の状態から、ノードＮ１が
“１”、ノードＮ２が“０”の状態に変わつたこと
になり、データが破壊されたことを意味する。第
８図の関係で言替えれば、Ｒ１，Ｒ２とRj′との
交点温度Ｔ１以下で記憶データが破壊されること
になる。この現象は静止時に低温側で起り易いこ
とから、低温ポーズ破壊と呼ばれている。この種
の不良の検出が困難な理由として、低温でのテス
トが必要であること、ポーズ性の不良であり長い
テスト時間が必要なこと、静止時に完全なセル破
壊に至るまでの間に様々の不安定動作に起因した
特性不良の段階が存在すること等があり、これら
の不良を早期に、特にウエハ状態でのテストで容
易かつ確実に検出する手段が求められていた。
VCC、0Vであることが望ましいが、記憶ノードＮ
２の“１”データ保持電圧Ｖ２（１）のみがＲ２
とRj′の抵抗分割が決定され、VCCよりも低下す
る。この場合、Rj′がＲ２よりも小さくなる程、
“１”データ記憶電圧は低下し、これがＮチヤネ
ルMOSトランジスタの閾値電圧Vthn以下にまで
降下すると、上記３式におけるRn（on）がRn
（off）に変わり、記憶ノードＮ１の“０”データ
保持電圧Ｖ１（０）がＲ１×CAの時定数でVCC
レベルまで充電される。ただし、CAは記憶ノー
ドＮ１の記憶容量である。このことは、メモリセ
ルの記憶状態が、初期ではノードＮ１が“０”、
ノードＮ２が“１”の状態から、ノードＮ１が
“１”、ノードＮ２が“０”の状態に変わつたこと
になり、データが破壊されたことを意味する。第
８図の関係で言替えれば、Ｒ１，Ｒ２とRj′との
交点温度Ｔ１以下で記憶データが破壊されること
になる。この現象は静止時に低温側で起り易いこ
とから、低温ポーズ破壊と呼ばれている。この種
の不良の検出が困難な理由として、低温でのテス
トが必要であること、ポーズ性の不良であり長い
テスト時間が必要なこと、静止時に完全なセル破
壊に至るまでの間に様々の不安定動作に起因した
特性不良の段階が存在すること等があり、これら
の不良を早期に、特にウエハ状態でのテストで容
易かつ確実に検出する手段が求められていた。
（発明が解決しようとする問題点）
このように従来ではリーク電流に起因するセル
不良の検出に際し、外側からメモリセルの動作特
性を調べることにより行なうようにしているの
で、不安定動作するメモリセルの検出が極めて困
難であり、かつテスト時間も長くなるという欠点
がある。
不良の検出に際し、外側からメモリセルの動作特
性を調べることにより行なうようにしているの
で、不安定動作するメモリセルの検出が極めて困
難であり、かつテスト時間も長くなるという欠点
がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、直接的にリーク電流
そのものの存在を検出することによつて不良セル
の存在を容易に発見することができるスタテイツ
ク型ランダムアクセスメモリを提供することにあ
る。
たものであり、その目的は、直接的にリーク電流
そのものの存在を検出することによつて不良セル
の存在を容易に発見することができるスタテイツ
ク型ランダムアクセスメモリを提供することにあ
る。
［発明の構成］
（問題点を解決するための手段）
この発明のスタテイツク型ランダムアクセスメ
モリは、負荷素子として抵抗を用い駆動素子とし
てMOSトランジスタを用いた２個のインバータ
からなり上記MOSトランジスタのソースが共通
接続されこの共通ソースがこれらMOSトランジ
スタが形成される基板と電圧的に分離されたフリ
ツプフロツプ回路が設けられたメモリセルと、上
記メモリセルを選択するワード線と、上記メモリ
セルとの間でデータの授受が行われるビツト線
と、テスト時に上記MOSトランジスタの共通ソ
ースにこれらMOSトランジスタが形成されてい
る基板とは独立して所定電圧を供給する電圧供給
手段と、テスト時に上記ビツト線に流れる電流を
検出する電流検出手段とを具備したことを特徴と
する。
モリは、負荷素子として抵抗を用い駆動素子とし
てMOSトランジスタを用いた２個のインバータ
からなり上記MOSトランジスタのソースが共通
接続されこの共通ソースがこれらMOSトランジ
スタが形成される基板と電圧的に分離されたフリ
ツプフロツプ回路が設けられたメモリセルと、上
記メモリセルを選択するワード線と、上記メモリ
セルとの間でデータの授受が行われるビツト線
と、テスト時に上記MOSトランジスタの共通ソ
ースにこれらMOSトランジスタが形成されてい
る基板とは独立して所定電圧を供給する電圧供給
手段と、テスト時に上記ビツト線に流れる電流を
検出する電流検出手段とを具備したことを特徴と
する。
（作用）
この発明のメモリは、不良セルの存在を従来の
ようにメモリの外側から調べるのではなく、メモ
リ内部にテスト機能を組込み、直接的にリーク電
流そのものの存在を検出することによつて不良セ
ルの存在を容易に発見できるようにしたものであ
る。
ようにメモリの外側から調べるのではなく、メモ
リ内部にテスト機能を組込み、直接的にリーク電
流そのものの存在を検出することによつて不良セ
ルの存在を容易に発見できるようにしたものであ
る。
（実施例）
まず、実施例の説明の前にこの発明の原理につ
いて説明する。第１図はこの発明のスタテイツク
型ランダムアクセスメモリで使用される１個のメ
モリセルの構成を示す回路図である。このメモリ
セルでは、MOSトランジスタＱ１〜Ｑ４が形成
されている基板、いわゆるバツクゲートは従来と
同様に接地電圧VSSに接続されており、MOSトラ
ンジスタＱ１とＱ２の各ソースは接地電圧VSSと
は独立した電圧VDDに接続されている。そして、
テスト時に電圧VDDとして電源電圧VCCが供給さ
れるようになつており、テスト時以外は電圧VDD
として接地電圧VSSが供給される。これは、電圧
VDDとVSSのパツドを別々に設け、テストの終了
後に両パツドをボンデイング・ワイヤ等により接
続することで実現できる。
いて説明する。第１図はこの発明のスタテイツク
型ランダムアクセスメモリで使用される１個のメ
モリセルの構成を示す回路図である。このメモリ
セルでは、MOSトランジスタＱ１〜Ｑ４が形成
されている基板、いわゆるバツクゲートは従来と
同様に接地電圧VSSに接続されており、MOSトラ
ンジスタＱ１とＱ２の各ソースは接地電圧VSSと
は独立した電圧VDDに接続されている。そして、
テスト時に電圧VDDとして電源電圧VCCが供給さ
れるようになつており、テスト時以外は電圧VDD
として接地電圧VSSが供給される。これは、電圧
VDDとVSSのパツドを別々に設け、テストの終了
後に両パツドをボンデイング・ワイヤ等により接
続することで実現できる。
第２図は上記第１図のメモリセルにおいて、記
憶ノードＮ１には正常なPN接合の逆方向リーク
電流が、記憶ノードＮ２には異常リーク電流成分
を含む逆方向リーク電流がそれぞれ存在する場合
のフリツプフロツプ回路部分の等価回路図であ
る。
憶ノードＮ１には正常なPN接合の逆方向リーク
電流が、記憶ノードＮ２には異常リーク電流成分
を含む逆方向リーク電流がそれぞれ存在する場合
のフリツプフロツプ回路部分の等価回路図であ
る。
この等価回路において、テスト時に電圧VDDと
してこのメモリに供給される最高電圧である電圧
VCCが供給される。この時、記憶ノードＮ１、Ｎ
２は共に電圧VCCに設定され、トランジスタＱ１
とＱ２は共にゲート電圧とソース電圧（この場合
には記憶ノードＮ１、Ｎ２に接続されている方が
ソースとなる）とが同電圧になる。このため、両
トランジスタＱ１とＱ２はいかなる場合でも常に
オフ状態になることが保障される。従つて、トラ
ンジスタＱ１、Ｑ２のオフ時におけるチヤネルリ
ーク電流による等価抵抗Rn（off）の値は十分に
大きくなり、例えば1014Ω以上となる。そして、
この場合の電流経路は高抵抗Ｒ１と等価抵抗Rj
とを直列に介して流れる直流電流ｉ１の経路と、
高抵抗Ｒ２と等価抵抗Rj′とを直列に介して流れ
る直流電流ｉ２の経路との二つがあり、フリツプ
フロツプ回路の保持特性とは全く無関係にVCCか
らVSSに電流が流れることになる。
してこのメモリに供給される最高電圧である電圧
VCCが供給される。この時、記憶ノードＮ１、Ｎ
２は共に電圧VCCに設定され、トランジスタＱ１
とＱ２は共にゲート電圧とソース電圧（この場合
には記憶ノードＮ１、Ｎ２に接続されている方が
ソースとなる）とが同電圧になる。このため、両
トランジスタＱ１とＱ２はいかなる場合でも常に
オフ状態になることが保障される。従つて、トラ
ンジスタＱ１、Ｑ２のオフ時におけるチヤネルリ
ーク電流による等価抵抗Rn（off）の値は十分に
大きくなり、例えば1014Ω以上となる。そして、
この場合の電流経路は高抵抗Ｒ１と等価抵抗Rj
とを直列に介して流れる直流電流ｉ１の経路と、
高抵抗Ｒ２と等価抵抗Rj′とを直列に介して流れ
る直流電流ｉ２の経路との二つがあり、フリツプ
フロツプ回路の保持特性とは全く無関係にVCCか
らVSSに電流が流れることになる。
このときの電流ｉ１，ｉ２の値はそれぞれ次の
式で与えられる。
式で与えられる。
i1＝VCC／Rj＋R1VCC／Rj ……(8)
i2＝VCC／Rj′＋R2VCC／R2 ……(9)
（ただし、Rj′＜R2とする）
いま、Rj＝1014Ω、Ｒ１＝Ｒ２＝1012Ω、Rj′＜
1012Ωとすると、ｉ２はｉ１よりも約２桁大きな
電流が流れることになり、このｉ２の電流値の大
きさとメモリセルのポーズ性の不良は１対１の関
係を持つ。すなわち、ｉ２の電流値がｉ１よりも
大きければ、記憶ノードＮ２には異常リーク電流
成分が存在しており、このメモリセルにはポーズ
性の不良が発生していることになる。従つて、
VCCから流出する電流の値を検出すればそのメモ
リセルが不良か否かを判断することができる。
1012Ωとすると、ｉ２はｉ１よりも約２桁大きな
電流が流れることになり、このｉ２の電流値の大
きさとメモリセルのポーズ性の不良は１対１の関
係を持つ。すなわち、ｉ２の電流値がｉ１よりも
大きければ、記憶ノードＮ２には異常リーク電流
成分が存在しており、このメモリセルにはポーズ
性の不良が発生していることになる。従つて、
VCCから流出する電流の値を検出すればそのメモ
リセルが不良か否かを判断することができる。
ところが、上記電流ｉ２の値は高抵抗Ｒ２によ
つて制限されてしまい、大きな異常リーク電流が
流れる場合でもｉ２としては10-12A程度の電流
の検出しなければならない。このような微小電流
値を実際に測定することは困難であり、かつ実際
に測定できるのは集積化されている全メモリセル
のリーク電流の総和であるから、２桁程度の電流
値の違いはほとんど薄められてしまい、測定は難
しい。
つて制限されてしまい、大きな異常リーク電流が
流れる場合でもｉ２としては10-12A程度の電流
の検出しなければならない。このような微小電流
値を実際に測定することは困難であり、かつ実際
に測定できるのは集積化されている全メモリセル
のリーク電流の総和であるから、２桁程度の電流
値の違いはほとんど薄められてしまい、測定は難
しい。
そこで、実際に集積化されたメモリにおいて上
記電流値を測定することを可能にしたこの発明の
実施例について以下に説明する。
記電流値を測定することを可能にしたこの発明の
実施例について以下に説明する。
第３図はこの発明の一実施例に係るメモリの構
成を示す回路図である。なお、メモリセルについ
ては、前記と同様に記憶ノードＮ１には等価抵抗
Rjが、記憶ノードＮ２には等価抵抗Rj′がそれぞ
れ接続されているものとし、このメモリセルにつ
いて前記第１図と対応する箇所には同じ符号を付
してその説明は省略する。
成を示す回路図である。なお、メモリセルについ
ては、前記と同様に記憶ノードＮ１には等価抵抗
Rjが、記憶ノードＮ２には等価抵抗Rj′がそれぞ
れ接続されているものとし、このメモリセルにつ
いて前記第１図と対応する箇所には同じ符号を付
してその説明は省略する。
前記メモリセルを構成するトランジスタＱ１，
Ｑ２の共通ソースは、テスト時に“０”にされる
制御信号がゲートに供給されるＮチヤネル
MOSトランジスタＱ１１を介して接地電圧VSSに
接続されている。前記ワード線WLは、テスト時
に“０”にされる制御信号がゲートに供給され
るＰチヤネルMOSトランジスタＱ１２を介して
電源電圧VCCに接続されている。また、上記ワー
ド線WLには、並列接続されたＰチヤネルMOS
トランジスタＱ１３とＮチヤネルMOSトランジ
スタＱ１４とで構成され、制御信号Ｔ及びで導
通制御されるCMOSトランスミツシヨンゲート
１０を介して、行部分デコーダ１１からのデコー
ド出力が供給されるようになつている。この行部
分デコーダ１１は複数ビツトのアドレス信号が入
力されるNANDゲート１２と、このNANDゲー
ト１２の出力信号を反転するインバータ１３とか
ら構成されている。さらに上記トランジスタＱ
１，Ｑ２の共通ソースと上記ワード線WLとの間
には、並列接続されたＰチヤネルMOSトランジ
スタＱ１５とＮチヤネルMOSトランジスタＱ１
６とで構成され、制御信号Ｔ及びで導通制御さ
れるCMOSトランスミツシヨンゲート１４が挿
入されている。
Ｑ２の共通ソースは、テスト時に“０”にされる
制御信号がゲートに供給されるＮチヤネル
MOSトランジスタＱ１１を介して接地電圧VSSに
接続されている。前記ワード線WLは、テスト時
に“０”にされる制御信号がゲートに供給され
るＰチヤネルMOSトランジスタＱ１２を介して
電源電圧VCCに接続されている。また、上記ワー
ド線WLには、並列接続されたＰチヤネルMOS
トランジスタＱ１３とＮチヤネルMOSトランジ
スタＱ１４とで構成され、制御信号Ｔ及びで導
通制御されるCMOSトランスミツシヨンゲート
１０を介して、行部分デコーダ１１からのデコー
ド出力が供給されるようになつている。この行部
分デコーダ１１は複数ビツトのアドレス信号が入
力されるNANDゲート１２と、このNANDゲー
ト１２の出力信号を反転するインバータ１３とか
ら構成されている。さらに上記トランジスタＱ
１，Ｑ２の共通ソースと上記ワード線WLとの間
には、並列接続されたＰチヤネルMOSトランジ
スタＱ１５とＮチヤネルMOSトランジスタＱ１
６とで構成され、制御信号Ｔ及びで導通制御さ
れるCMOSトランスミツシヨンゲート１４が挿
入されている。
上記ビツト線BL，それぞれとノードＮ３と
の間にはビツト線負荷用のＮチヤネルMOSトラ
ンジスタＱ１７，Ｑ１８が挿入されている。この
両トランジスタＱ１７，Ｑ１８のゲートは電源電
圧VCCに接続されており、両トランジスタＱ１
７，Ｑ１８は常時オン状態にされている。また、
上記ノードＮ３と電源電圧VCCとの間には上記制
御信号Ｔがゲートに供給されるＰチヤネルMOS
トランジスタＱ１９が挿入されており、さらにノ
ードＮ３と電源電圧VCCの端子との間には抵抗Ｒ
１０と上記制御信号がゲートに供給されるＰチ
ヤネルMOSトランジスタＱ２０とが直列に挿入
されている。そして、上記抵抗Ｒ１０のノードＮ
３側の一端には電圧Voutを出力するための端子
１５が設けられている。
の間にはビツト線負荷用のＮチヤネルMOSトラ
ンジスタＱ１７，Ｑ１８が挿入されている。この
両トランジスタＱ１７，Ｑ１８のゲートは電源電
圧VCCに接続されており、両トランジスタＱ１
７，Ｑ１８は常時オン状態にされている。また、
上記ノードＮ３と電源電圧VCCとの間には上記制
御信号Ｔがゲートに供給されるＰチヤネルMOS
トランジスタＱ１９が挿入されており、さらにノ
ードＮ３と電源電圧VCCの端子との間には抵抗Ｒ
１０と上記制御信号がゲートに供給されるＰチ
ヤネルMOSトランジスタＱ２０とが直列に挿入
されている。そして、上記抵抗Ｒ１０のノードＮ
３側の一端には電圧Voutを出力するための端子
１５が設けられている。
このような構成において、ポーズ性の不良が発
生しているか否かを検出するためのテスト時には
制御信号Ｔが“１”に、が“０”にそれぞれ設
定される。この時、メモリセル内のトランジスタ
Ｑ１，Ｑ２の共通ソースに接続されたトランジス
タＱ１１がオフ、ワード線WLに接続されたトラ
ンジスタＱ１２がオン状態になり、CMOSトラ
ンスミツシヨンゲート１０は非導通、CMOSト
ランスミツシヨンゲート１４は導通状態となる。
このため、ワード線WLは行部分デコーダ１１の
デコード出力にかかわりなく、トランジスタ１２
を介して電圧VCC、すなわち“１”に設定され
る。さらにメモリセル内のトランジスタＱ１，Ｑ
２の共通ソースもトランジスタＱ１２及び
CMOSトランスミツシヨンゲート１４を介して
“１”に設定される。これにより、全てのメモリ
セルにおいてトランジスタＱ１とＱ２の共通ソー
スとワード線WLが“１”に設定される。
生しているか否かを検出するためのテスト時には
制御信号Ｔが“１”に、が“０”にそれぞれ設
定される。この時、メモリセル内のトランジスタ
Ｑ１，Ｑ２の共通ソースに接続されたトランジス
タＱ１１がオフ、ワード線WLに接続されたトラ
ンジスタＱ１２がオン状態になり、CMOSトラ
ンスミツシヨンゲート１０は非導通、CMOSト
ランスミツシヨンゲート１４は導通状態となる。
このため、ワード線WLは行部分デコーダ１１の
デコード出力にかかわりなく、トランジスタ１２
を介して電圧VCC、すなわち“１”に設定され
る。さらにメモリセル内のトランジスタＱ１，Ｑ
２の共通ソースもトランジスタＱ１２及び
CMOSトランスミツシヨンゲート１４を介して
“１”に設定される。これにより、全てのメモリ
セルにおいてトランジスタＱ１とＱ２の共通ソー
スとワード線WLが“１”に設定される。
さらにテスト時にはトランジスタＱ２０がオン
状態となり、ノードＮ３には抵抗Ｒ１０を介して
電圧VCCが供給されるため、ビツト線BL，は
電圧VCCにより高電位に設定される。
状態となり、ノードＮ３には抵抗Ｒ１０を介して
電圧VCCが供給されるため、ビツト線BL，は
電圧VCCにより高電位に設定される。
ここで、トランジスタＱ１，Ｑ２の共通ソース
が“１”に設定されることにより、前記したよう
にフリツプフロツプ回路Ｆ内のトランジスタＱ
１，Ｑ２はいかなる場合でも常にオフ状態にな
る。また、ワード線WLが“１”に設定されるこ
とにより、トランジスタＱ３，Ｑ４がオン状態と
なるのでこの両トランジスタＱ３，Ｑ４それぞれ
を介してビツト線BL，からフリツプフロツプ
回路Ｆに図示のような電流Ｉ１，Ｉ２が流れる。
そして、この電流が流れることによつて抵抗Ｒ１
０に電圧降下が生じる。このとき端子１５から出
力される電圧Voutは次式で与えられる。
が“１”に設定されることにより、前記したよう
にフリツプフロツプ回路Ｆ内のトランジスタＱ
１，Ｑ２はいかなる場合でも常にオフ状態にな
る。また、ワード線WLが“１”に設定されるこ
とにより、トランジスタＱ３，Ｑ４がオン状態と
なるのでこの両トランジスタＱ３，Ｑ４それぞれ
を介してビツト線BL，からフリツプフロツプ
回路Ｆに図示のような電流Ｉ１，Ｉ２が流れる。
そして、この電流が流れることによつて抵抗Ｒ１
０に電圧降下が生じる。このとき端子１５から出
力される電圧Voutは次式で与えられる。
Vout＝Vcc−Ｒ（I1＋I2） ……(10)
ただし、Ｒは抵抗Ｒ１０の値である。
ここで、トランジスタＱ３，Ｑ４には基板バイ
アス効果がかかり、記憶ノードＮ１，Ｎ２がある
一定電圧以下になつて始めてトランジスタＱ３、
Ｑ４には上記電流Ｉ１，Ｉ２が流れ得る。ところ
が、Rj＞＞Ｒ１の関係により、記憶ノードＮ１
の電圧はVCCに十分近い値となるため、上記一方
の電流Ｉ１は実際は流れない。すなわち、Rj′＜
Ｒ２の場合にのみ記憶ノードＮ２の電圧はVCCよ
りも低下し、それが一定値よりも低下してから上
記電流Ｉ２が流れ始める。すなわち、記憶ノード
Ｎ２のような異常リーク電流が存在する場合にの
み、上記抵抗Ｒ１０に電流が流れ、両端に電圧降
下が発生することになる。従つて、このときの端
子１５における電圧VoutがVCCよりもある一定電
圧だけ低下したならば、いずれかのメモリセルに
ポーズ性の不良が発生しているとになる。ここ
で、上記等価抵抗Rj′の値を例えば1012Ωと仮定
し、抵抗Ｒ１０の値をこれと同じ1012Ωに設定し
た場合に、１個のメモリセルにポーズ性の不良が
発生すると、Voutの値は等価抵抗Rj′と抵抗Ｒ１
０との分割電圧となり、1/2・VCCの値となる。
また、ポーズ性の不良が発生しているメモリセル
の数が増加するのに伴い、上記Voutの値は1/2・
VCCからさらに低下するため、ある基準値を設定
し、Voutがこの基準値よりも低下した場合に、
いずれかのメモリセルにポーズ性の不良が存在す
ることになる。このように不良セルの存在を容易
に発見することができ、このメモリは不良品とし
て破棄される。
アス効果がかかり、記憶ノードＮ１，Ｎ２がある
一定電圧以下になつて始めてトランジスタＱ３、
Ｑ４には上記電流Ｉ１，Ｉ２が流れ得る。ところ
が、Rj＞＞Ｒ１の関係により、記憶ノードＮ１
の電圧はVCCに十分近い値となるため、上記一方
の電流Ｉ１は実際は流れない。すなわち、Rj′＜
Ｒ２の場合にのみ記憶ノードＮ２の電圧はVCCよ
りも低下し、それが一定値よりも低下してから上
記電流Ｉ２が流れ始める。すなわち、記憶ノード
Ｎ２のような異常リーク電流が存在する場合にの
み、上記抵抗Ｒ１０に電流が流れ、両端に電圧降
下が発生することになる。従つて、このときの端
子１５における電圧VoutがVCCよりもある一定電
圧だけ低下したならば、いずれかのメモリセルに
ポーズ性の不良が発生しているとになる。ここ
で、上記等価抵抗Rj′の値を例えば1012Ωと仮定
し、抵抗Ｒ１０の値をこれと同じ1012Ωに設定し
た場合に、１個のメモリセルにポーズ性の不良が
発生すると、Voutの値は等価抵抗Rj′と抵抗Ｒ１
０との分割電圧となり、1/2・VCCの値となる。
また、ポーズ性の不良が発生しているメモリセル
の数が増加するのに伴い、上記Voutの値は1/2・
VCCからさらに低下するため、ある基準値を設定
し、Voutがこの基準値よりも低下した場合に、
いずれかのメモリセルにポーズ性の不良が存在す
ることになる。このように不良セルの存在を容易
に発見することができ、このメモリは不良品とし
て破棄される。
テストが終了し、良品であることが確認された
メモリでは制御信号Ｔが“０”に、が“１”に
それぞれ設定される。これにより、トランジスタ
Ｑ１１がオン状態になつてトランジスタＱ１，Ｑ
２の共通ソースが接地電圧VSSに接続される。さ
らにCMOSトランスミツシヨンゲート１０が導
通して、ワード線WLには行部分デコーダ１１か
らのデコード出力が供給されるようになる。ま
た、トランジスタＱ２０がオフ状態となり、抵抗
Ｒ１０がノードＮ３から切離され、この代わりに
トランジスタＱ１９がオン状態となつてノードＮ
３が電源電圧VCCに接続される。この状態は通常
のデータ読出し、書込みが行なえる回路状態であ
る。
メモリでは制御信号Ｔが“０”に、が“１”に
それぞれ設定される。これにより、トランジスタ
Ｑ１１がオン状態になつてトランジスタＱ１，Ｑ
２の共通ソースが接地電圧VSSに接続される。さ
らにCMOSトランスミツシヨンゲート１０が導
通して、ワード線WLには行部分デコーダ１１か
らのデコード出力が供給されるようになる。ま
た、トランジスタＱ２０がオフ状態となり、抵抗
Ｒ１０がノードＮ３から切離され、この代わりに
トランジスタＱ１９がオン状態となつてノードＮ
３が電源電圧VCCに接続される。この状態は通常
のデータ読出し、書込みが行なえる回路状態であ
る。
なお、上記制御信号Ｔ，はメモリ外部から供
給することもできるが、その場合には端子数が増
加してメモリのチツプサイズが大型化してしま
う。従つて、チツプサイズの大型化を伴わずに制
御信号Ｔ，を発生させることが必要であり、そ
のためにはヒューズ等による記憶手段をメモリ内
に形成し、テスト終了後にこのヒューズを電気的
もしくはエネルギービームの照射等の方法によつ
て切断することにより制御信号Ｔを“１”から
“０”に、制御信号を“０”から“１”にそれ
ぞれ変化させるようにしてもよい。
給することもできるが、その場合には端子数が増
加してメモリのチツプサイズが大型化してしま
う。従つて、チツプサイズの大型化を伴わずに制
御信号Ｔ，を発生させることが必要であり、そ
のためにはヒューズ等による記憶手段をメモリ内
に形成し、テスト終了後にこのヒューズを電気的
もしくはエネルギービームの照射等の方法によつ
て切断することにより制御信号Ｔを“１”から
“０”に、制御信号を“０”から“１”にそれ
ぞれ変化させるようにしてもよい。
第４図はこの発明の他の実施例に係るメモリの
構成を示す回路図である。なお、この場合にもメ
モリセルについては、前記と同様に記憶ノードＮ
１には等価抵抗Rjが、記憶ノードＮ２には等価
抵抗Rj′がそれぞれ接続されているものとする。
構成を示す回路図である。なお、この場合にもメ
モリセルについては、前記と同様に記憶ノードＮ
１には等価抵抗Rjが、記憶ノードＮ２には等価
抵抗Rj′がそれぞれ接続されているものとする。
上記第３図のメモリの場合、テスト時に全ての
メモリセル内のトランジスタＱ１，Ｑ２の共通ソ
ースを“１”に設定し、かつ全てのワード線WL
を“１”に設定することによつてポーズ性の不良
セルが存在するか否かを検出していたが、この場
合にはあるワード線WLに接続されているたつた
１個のメモリセルが不良であつてもそのチツプは
不良品として破棄されてしまう。
メモリセル内のトランジスタＱ１，Ｑ２の共通ソ
ースを“１”に設定し、かつ全てのワード線WL
を“１”に設定することによつてポーズ性の不良
セルが存在するか否かを検出していたが、この場
合にはあるワード線WLに接続されているたつた
１個のメモリセルが不良であつてもそのチツプは
不良品として破棄されてしまう。
そこでこの第４図のメモリは、不良救済用の冗
長メモリセル（図示せず）をワード線単位で予め
用意しておき、不良セルが存在するワード線を上
記冗長用のワード線と切替える機能を備えたメモ
リにこの発明を実施したものである。
長メモリセル（図示せず）をワード線単位で予め
用意しておき、不良セルが存在するワード線を上
記冗長用のワード線と切替える機能を備えたメモ
リにこの発明を実施したものである。
この実施例のメモリでは、前記メモリセルを構
成するトランジスタＱ１，Ｑ２の共通ソースが、
テスト時に“０”にされる制御信号がゲートに
供給されるＮチヤネルMOSトランジスタＱ１１
を介して接地電圧VSSに、また上記制御信号が
ゲートに供給されるＰチヤネルMOSトランジス
タＱ１２を介して電源電圧VCCに接続されてい
る。さらに、前記ワード線WLは行部分デコーダ
１１からのデコード出力が直接供給されるように
なつている。
成するトランジスタＱ１，Ｑ２の共通ソースが、
テスト時に“０”にされる制御信号がゲートに
供給されるＮチヤネルMOSトランジスタＱ１１
を介して接地電圧VSSに、また上記制御信号が
ゲートに供給されるＰチヤネルMOSトランジス
タＱ１２を介して電源電圧VCCに接続されてい
る。さらに、前記ワード線WLは行部分デコーダ
１１からのデコード出力が直接供給されるように
なつている。
このような構成のメモリにおいて、テスト時に
は制御信号Ｔが“１”に、が“０”にそれぞれ
設定される。この時、メモリセル内のトランジス
タＱ１，Ｑ２の共通ソースに接続されたトランジ
スタＱ１１がオフ、トランジスタＱ１２がオン状
態になり、各メモリセル内のトランジスタＱ１，
Ｑ２の共通ソースは電源電圧VCCに接続される。
この時、アドレス信号の論理が成立した一つの行
部分デコーダ１０のデコード出力が供給されるワ
ード線WLのみが“１”レベルに選択駆動され、
この選択されたワード線に接続されているメモリ
セル内のトランジスタＱ３，Ｑ４のみがそれぞれ
オン状態になる。従つて、この時に端子１５から
出力される電圧Voutは、上記選択された１本の
ワード線に接続されたメモリセルにのみ関係した
ものとなる。従つて、この実施例の場合には不良
セルの検出をワード線単位で行なうことができ
る。この結果、テスト時に不良セルが存在するワ
ード線を冗長用のワード線と切替えることによ
り、本来ならば不良品として破棄されていたメモ
リチツプを救済することができる。ただし、この
実施例の場合にはワード線の数だけテストサイク
ルが必要になり、テスト時間が第３図のものより
は増大する。
は制御信号Ｔが“１”に、が“０”にそれぞれ
設定される。この時、メモリセル内のトランジス
タＱ１，Ｑ２の共通ソースに接続されたトランジ
スタＱ１１がオフ、トランジスタＱ１２がオン状
態になり、各メモリセル内のトランジスタＱ１，
Ｑ２の共通ソースは電源電圧VCCに接続される。
この時、アドレス信号の論理が成立した一つの行
部分デコーダ１０のデコード出力が供給されるワ
ード線WLのみが“１”レベルに選択駆動され、
この選択されたワード線に接続されているメモリ
セル内のトランジスタＱ３，Ｑ４のみがそれぞれ
オン状態になる。従つて、この時に端子１５から
出力される電圧Voutは、上記選択された１本の
ワード線に接続されたメモリセルにのみ関係した
ものとなる。従つて、この実施例の場合には不良
セルの検出をワード線単位で行なうことができ
る。この結果、テスト時に不良セルが存在するワ
ード線を冗長用のワード線と切替えることによ
り、本来ならば不良品として破棄されていたメモ
リチツプを救済することができる。ただし、この
実施例の場合にはワード線の数だけテストサイク
ルが必要になり、テスト時間が第３図のものより
は増大する。
［発明の効果］
以上説明したようにこの発明によれば、直接的
にリーク電流そのものの存在を検出するようにし
たので、不良セルの存在を容易に発見することが
できるスタテイツク型ランダムアクセスメモリを
提供することができる。
にリーク電流そのものの存在を検出するようにし
たので、不良セルの存在を容易に発見することが
できるスタテイツク型ランダムアクセスメモリを
提供することができる。
第１図はこの発明のメモリで使用されるメモリ
セルの構成を示す回路図、第２図は上記第１図の
メモリセルの一部回路の等価回路図、第３図はこ
の発明の一実施例に係るメモリの構成を示す回路
図、第４図はこの発明の他の実施例に係るメモリ
の構成を示す回路図、第５図は従来のＥ／Ｒ型
SRAMセルの等価回路図、第６図はＥ／Ｒ型
SRAMのメモリ容量と負荷用高抵抗の値との関
係をまとめて示す図、第７図は第５図に示す従来
のＥ／Ｒ型SRAMセルの一部の等価回路図、第
８図は第５図に示す従来のＥ／Ｒ型SRAMセル
における各種抵抗の温度特性を示す特性図であ
る。 Ｑ１〜Ｑ４……ＮチヤネルMOSトランジスタ、
Ｑ１１，Ｑ１７，Ｑ１８……ＮチヤネルMOSト
ランジスタ、Ｑ１２，Ｑ１９，Ｑ２０……Ｐチヤ
ネルMOSトランジスタ、Ｒ１，Ｒ２……高抵抗、
Ｆ……フリツプフロツプ、Rj，Rj′……等価抵抗、
BL，……ビツト線、WL……ワード線、１
０，１４……CMOSトランスミツシヨンゲート、
１１……行部分デコーダ。
セルの構成を示す回路図、第２図は上記第１図の
メモリセルの一部回路の等価回路図、第３図はこ
の発明の一実施例に係るメモリの構成を示す回路
図、第４図はこの発明の他の実施例に係るメモリ
の構成を示す回路図、第５図は従来のＥ／Ｒ型
SRAMセルの等価回路図、第６図はＥ／Ｒ型
SRAMのメモリ容量と負荷用高抵抗の値との関
係をまとめて示す図、第７図は第５図に示す従来
のＥ／Ｒ型SRAMセルの一部の等価回路図、第
８図は第５図に示す従来のＥ／Ｒ型SRAMセル
における各種抵抗の温度特性を示す特性図であ
る。 Ｑ１〜Ｑ４……ＮチヤネルMOSトランジスタ、
Ｑ１１，Ｑ１７，Ｑ１８……ＮチヤネルMOSト
ランジスタ、Ｑ１２，Ｑ１９，Ｑ２０……Ｐチヤ
ネルMOSトランジスタ、Ｒ１，Ｒ２……高抵抗、
Ｆ……フリツプフロツプ、Rj，Rj′……等価抵抗、
BL，……ビツト線、WL……ワード線、１
０，１４……CMOSトランスミツシヨンゲート、
１１……行部分デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 負荷素子として抵抗を用い駆動素子として
MOSトランジスタを用いた２個のインバータか
らなり上記MOSトランジスタのソースが共通接
続されこの共通ソースがこれらMOSトランジス
タが形成される基板と電位的に分離されたフリツ
プフロツプ回路が設けられたメモリセルと、上記
メモリセルを選択するワード線と、上記メモリセ
ルとの間でデータの授受が行われるビツト線と、
テスト時に上記MOSトランジスタの共通ソース
にこれらMOSトランジスタが形成されている基
板とは独立して所定電圧を供給する電圧供給手段
と、テスト時に上記ビツト線に流れる電流を検出
する電流検出手段とを具備したことを特徴とする
スタテイツク型ランダムアクセスメモリ。 ２ 前記各共通ソース全てのメモリセル間で共通
接続するようにした特許請求の範囲第１項に記載
のスタテイツク型ランダムアクセスメモリ。 ３ 前記各共通ソースを同一のワード線で選択さ
れる全てのメモリセル間で共通接続するようにし
た特許請求の範囲第１項に記載のスタテイツク型
ランダムアクセスメモリ。 ４ 前記電圧供給手段が、テスト時に所定電圧が
供給されるノードと、このノードと前記MOSト
ランジスタの共通ソースとの間に挿入されテスト
時にのみ導通するスイツチ素子とから構成されて
いる特許請求の範囲第１項に記載のスタテイツク
型ランダムアクセスメモリ。 ５ 前記電流検出手段が、前記ビツト線と電源電
圧が供給されるノードとの間の経路の途中に挿入
された抵抗素子と、この抵抗素子の一端の電圧を
出力する端子とから構成されている特許請求の範
囲第１項に記載のスタテイツク型ランダムアクセ
スメモリ。 ６ テスト時に前記ノードに供給される所定電圧
がそのメモリに供給される最高電圧と等しくされ
ている特許請求の範囲第４項に記載のスタテイツ
ク型ランダムアクセスメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325689A JPH01166391A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
| US07/288,183 US5132929A (en) | 1987-12-23 | 1988-12-22 | Static RAM including leakage current detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325689A JPH01166391A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166391A JPH01166391A (ja) | 1989-06-30 |
| JPH0477400B2 true JPH0477400B2 (ja) | 1992-12-08 |
Family
ID=18179617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325689A Granted JPH01166391A (ja) | 1987-12-23 | 1987-12-23 | スタティック型ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5132929A (ja) |
| JP (1) | JPH01166391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2723338B2 (ja) * | 1990-04-21 | 1998-03-09 | 株式会社東芝 | 半導体メモリ装置 |
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
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| JPH0756759B2 (ja) * | 1990-12-27 | 1995-06-14 | 株式会社東芝 | スタティック型半導体記憶装置 |
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| US7911263B2 (en) * | 2009-06-30 | 2011-03-22 | International Business Machines Corporation | Leakage current mitigation in a semiconductor device |
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| US4120047A (en) * | 1977-04-20 | 1978-10-10 | National Semiconductor Corporation | Quasi-static MOS memory array with standby operation |
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1987
- 1987-12-23 JP JP62325689A patent/JPH01166391A/ja active Granted
-
1988
- 1988-12-22 US US07/288,183 patent/US5132929A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5132929A (en) | 1992-07-21 |
| JPH01166391A (ja) | 1989-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |