JPS5885993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5885993A JPS5885993A JP56184958A JP18495881A JPS5885993A JP S5885993 A JPS5885993 A JP S5885993A JP 56184958 A JP56184958 A JP 56184958A JP 18495881 A JP18495881 A JP 18495881A JP S5885993 A JPS5885993 A JP S5885993A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mode
- memory cell
- power supply
- leakage current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015654 memory Effects 0.000 claims abstract description 13
- 230000003068 static effect Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は、スタテック形の半導体記憶装置に関する。
発明の技術的背景
従来、スタティック形のメモリセルは第１図に示すよう
に構成されている。すなわち、このメそりセルは、特定
される一方向に叫間隔で設定される複数のワード！Ｗｔ
＃Ｗ！・・・、およびこのワード線に直交するよう
に設定した複数のデータ線Ｄ ｌ ｅ Ｄ’ｌ ’・
・で区画される部分に配置されるもので、データ線Ｄ！
とｏｌｌとの間に転送用トランジスタＴｒ１ｓ ７ｒ、
／、介してメモリセルを構成する７す、プフロ、プ１１
を設けている。上記転送用トランジスタＴｒ１ ｔ Ｔ
ｒ２’のダートはワード線Ｗ１に接続されており、ワー
ド線Ｗｌの制御信号によシｆ−タ線Ｄ１ｐ ｐ／、から
の信号を７リツプ７四、グＬ」に書き込み、あるいは７
す、７”７０．グ１１からその記憶信号を読み出す、上
記７リツデ７０．ｆは１対のＮチャネル型ＭＯ８）ラン
ジスタＴｒ２ ＋ Ｔｒ２’を備え、このトランジスタ
”ｒ２ ＊ Ｔｆ２’の一方の電極と対向するトランジ
スタのｒ−）がたすきかけに接続されるとともに、この
電極はそれぞれ転送用トランジスタＴｒ１＃ Ｔｒ２に
接続されている。
に構成されている。すなわち、このメそりセルは、特定
される一方向に叫間隔で設定される複数のワード！Ｗｔ
＃Ｗ！・・・、およびこのワード線に直交するよう
に設定した複数のデータ線Ｄ ｌ ｅ Ｄ’ｌ ’・
・で区画される部分に配置されるもので、データ線Ｄ！
とｏｌｌとの間に転送用トランジスタＴｒ１ｓ ７ｒ、
／、介してメモリセルを構成する７す、プフロ、プ１１
を設けている。上記転送用トランジスタＴｒ１ ｔ Ｔ
ｒ２’のダートはワード線Ｗ１に接続されており、ワー
ド線Ｗｌの制御信号によシｆ−タ線Ｄ１ｐ ｐ／、から
の信号を７リツプ７四、グＬ」に書き込み、あるいは７
す、７”７０．グ１１からその記憶信号を読み出す、上
記７リツデ７０．ｆは１対のＮチャネル型ＭＯ８）ラン
ジスタＴｒ２ ＋ Ｔｒ２’を備え、このトランジスタ
”ｒ２ ＊ Ｔｆ２’の一方の電極と対向するトランジ
スタのｒ−）がたすきかけに接続されるとともに、この
電極はそれぞれ転送用トランジスタＴｒ１＃ Ｔｒ２に
接続されている。
また、トランジスタ’Ｉ’ｒｚ ｅ Ｔｒ２’の他方の
電極は接地点ＧＮＤ Ｋ接続される。そして、上記トラ
ンジスタＴｒ１とＴｒ２およびＴｒｌ’ｒ Ｔｒ２’と
の接続点はそれぞれ抵抗Ｒ、Ｒ”ｉ介して電源ｖＤＤに
接続される。
電極は接地点ＧＮＤ Ｋ接続される。そして、上記トラ
ンジスタＴｒ１とＴｒ２およびＴｒｌ’ｒ Ｔｒ２’と
の接続点はそれぞれ抵抗Ｒ、Ｒ”ｉ介して電源ｖＤＤに
接続される。
背景技術の問題点
このような構成では、読み出しあるいは書き込み動作を
行なわないスタンドパイ時にもトランジスタＴｒ２ ｔ
”ｒ２’のいずれか一方がオン状態であるため、電源
ｖＤＤから抵抗Ｒ１トランジスタＴｒ２、あるいは抵抗
Ｒ′、トランジスタＴｒ２ ／を介して接地点Ｇ？ＩＪ
Ｄにリーク電流が流れる。とこで、抵抗Ｒ、Ｒ’は抵抗
値が１〜５ＧΩのものを使用するため、トランジスタＴ
ｒ２１７ｒ２／の第４抗より充分大きく、スタンドパイ
時におけるリーク電流はほぼ抵抗Ｒ、Ｒ’によって決定
される。
行なわないスタンドパイ時にもトランジスタＴｒ２ ｔ
”ｒ２’のいずれか一方がオン状態であるため、電源
ｖＤＤから抵抗Ｒ１トランジスタＴｒ２、あるいは抵抗
Ｒ′、トランジスタＴｒ２ ／を介して接地点Ｇ？ＩＪ
Ｄにリーク電流が流れる。とこで、抵抗Ｒ、Ｒ’は抵抗
値が１〜５ＧΩのものを使用するため、トランジスタＴ
ｒ２１７ｒ２／の第４抗より充分大きく、スタンドパイ
時におけるリーク電流はほぼ抵抗Ｒ、Ｒ’によって決定
される。
今、１１源ｒＶＤＤ＝６．ＯＶＪとすると１セル当夛の
リーク電流は「１．２〜６． ＯＸ １０ ム」とな
り、メモリセル３２ケではｒ３．８４〜１９．２ Ｘｌ
０−’Ａ」となる。したがって、大容量のメモリでは上
記リーク電流が大きくな）問題となる・発明の目的 この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スタンドパイモード時のリー
ク電流を減少できる半導体記憶装置を提供することであ
る。
リーク電流は「１．２〜６． ＯＸ １０ ム」とな
り、メモリセル３２ケではｒ３．８４〜１９．２ Ｘｌ
０−’Ａ」となる。したがって、大容量のメモリでは上
記リーク電流が大きくな）問題となる・発明の目的 この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スタンドパイモード時のリー
ク電流を減少できる半導体記憶装置を提供することであ
る。
発明の概要
すなわち、この発明においてはメモリセルの負荷素子と
電源との間にトランジスタと負荷抵抗とを並列接続して
設け、このトランジスタを動作モード時に導通状態、ス
タンドパイモード時に非導通状態とするように制御する
ことによシ、スタンドパイモード時に負荷抵抗を直列に
挿入してリーク電流を減少するものである。
電源との間にトランジスタと負荷抵抗とを並列接続して
設け、このトランジスタを動作モード時に導通状態、ス
タンドパイモード時に非導通状態とするように制御する
ことによシ、スタンドパイモード時に負荷抵抗を直列に
挿入してリーク電流を減少するものである。
発明の実施例
以下、この発明の一実施例について図面を参照して説明
する。
する。
第２図はその構成を示すもので、上記ｉ＠１図と同一構
成部は同じ符号を付してその説明は省略する。この発明
においては第１図の回路構成に加えて、電源ｖＤＤと抵
抗Ｒ、Ｒ’との間にＰチャネル形トランジスタＴｒ３と
負荷抵抗Ｒ−とを並列液して設けたものである。ここで
負荷抵抗ＵＳは、例えば１〜２ＧΩの高抵抗ポリシリコ
ン層で形成する。上記トランジスタＴｒ３には制御信号
Ｓが供給されており、この信号Ｓは動作モード時に０”
レベル、スタンドパイモード時に″１”レベルとなる信
号である。
成部は同じ符号を付してその説明は省略する。この発明
においては第１図の回路構成に加えて、電源ｖＤＤと抵
抗Ｒ、Ｒ’との間にＰチャネル形トランジスタＴｒ３と
負荷抵抗Ｒ−とを並列液して設けたものである。ここで
負荷抵抗ＵＳは、例えば１〜２ＧΩの高抵抗ポリシリコ
ン層で形成する。上記トランジスタＴｒ３には制御信号
Ｓが供給されており、この信号Ｓは動作モード時に０”
レベル、スタンドパイモード時に″１”レベルとなる信
号である。
このような構成によれば、動作モード時には３ トラン
ジスタＴｒ５が導通状態であるので、上記第」図の回路
と同じ動作をし、スタンドパイモード時にはトランジス
タＴｒ５が非導通状態となり、電源ｖＤＤから負荷抵抗
Ｒ，ヲ介してメモリセルに電源を供給するの゛で、リー
ク電流を減少できる。
ジスタＴｒ５が導通状態であるので、上記第」図の回路
と同じ動作をし、スタンドパイモード時にはトランジス
タＴｒ５が非導通状態となり、電源ｖＤＤから負荷抵抗
Ｒ，ヲ介してメモリセルに電源を供給するの゛で、リー
ク電流を減少できる。
第３図は、上述したスタンドパイモード時における抵抗
値の関係を等価回路で表わしたもので、メモリセル３２
ケでの合成抵抗Ｒ，ＬＬｔｒｉ、＝ｌ、＋□ （ただし、Ｈ１＝ Ｂ １ ＝−＝ Ｒｕ ＝ Ｒと
する）ここで、Ｒ，＝ Ｒとすれば、 となる。したがって、電源電圧ｒ ＶＤＤ＝ ６．ＯＶ
Ｊの時のリーク電流は［９，５８〜９．７Ｘ１０ＡＪと
なり、第１図に示した回路に比べて約半分の消費電流に
できる。
値の関係を等価回路で表わしたもので、メモリセル３２
ケでの合成抵抗Ｒ，ＬＬｔｒｉ、＝ｌ、＋□ （ただし、Ｈ１＝ Ｂ １ ＝−＝ Ｒｕ ＝ Ｒと
する）ここで、Ｒ，＝ Ｒとすれば、 となる。したがって、電源電圧ｒ ＶＤＤ＝ ６．ＯＶ
Ｊの時のリーク電流は［９，５８〜９．７Ｘ１０ＡＪと
なり、第１図に示した回路に比べて約半分の消費電流に
できる。
なお、上記実施例では、電源ｖＤＤと抵抗Ｒ１Ｒ’とＯ
間ＫＰチャネル形トランジスタＴ’ｒｓと負荷抵抗Ｒ１
とを設けたが、このトランジスタはＮチャネル形でも良
く、また、電源Ｖ□と抵抗Ｒ２Ｒ′との間にディプレッ
ジ、ン形のトランジスタを設けても良い。
間ＫＰチャネル形トランジスタＴ’ｒｓと負荷抵抗Ｒ１
とを設けたが、このトランジスタはＮチャネル形でも良
く、また、電源Ｖ□と抵抗Ｒ２Ｒ′との間にディプレッ
ジ、ン形のトランジスタを設けても良い。
発明の詳細
な説明したようＫこの発明によれば、メモリセルの負荷
素子と電源との間にトランジスタと負荷抵抗とを並列接
続して設け、このトランジスタを動作モード時に導通状
態、スタンドパイモード時に非導通状態とするように構
成したので、スタンドパイモード時のリーク電流を減少
できる半導体記憶装置が得られる。
素子と電源との間にトランジスタと負荷抵抗とを並列接
続して設け、このトランジスタを動作モード時に導通状
態、スタンドパイモード時に非導通状態とするように構
成したので、スタンドパイモード時のリーク電流を減少
できる半導体記憶装置が得られる。
第１図は従来のスタティック形のメモリセルを示す回路
図、第２図はこの発明の一実施例に係る半導体記憶装置
のメモリセルを示す回路図、第３図は上記第２図の回路
におけるスタンドパイモード時の抵抗値を示す等価回路
でおる。 １１・・・ツリツブ７０ツグ、Ｒ、Ｒ’−・負荷素子、
Ｒ，−・・負荷抵抗、Ｔｆｌｅ丁ｒ１’ｐ Ｔｒ２ ｓ
Ｔｒ２’＋ ’Ｉ’ｒｉ・・・トランジスタ’ 、ｖ
ＤＤ ””電源、Ｓ・・・制御信号。
図、第２図はこの発明の一実施例に係る半導体記憶装置
のメモリセルを示す回路図、第３図は上記第２図の回路
におけるスタンドパイモード時の抵抗値を示す等価回路
でおる。 １１・・・ツリツブ７０ツグ、Ｒ、Ｒ’−・負荷素子、
Ｒ，−・・負荷抵抗、Ｔｆｌｅ丁ｒ１’ｐ Ｔｒ２ ｓ
Ｔｒ２’＋ ’Ｉ’ｒｉ・・・トランジスタ’ 、ｖ
ＤＤ ””電源、Ｓ・・・制御信号。
Claims (1)
- ７す、ｆフロ、ｆ構成されたトランジスタから成るメモ
リセルがマトリクス状に配設されたスタティック形の記
憶装置において、上記各メモリセルの負荷素子と電源と
の間に接続されるトランジスタと、このトランジスタに
並列接続される負荷抵抗とを備え、上記トランジスタを
動作モード時に導通状態とし、スタンドパイモード時に
は非導通状態とするように制御する手段を備えてなるこ
と１−＊徴とする半導体記憶装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184958A JPS5885993A (ja) | 1981-11-18 | 1981-11-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184958A JPS5885993A (ja) | 1981-11-18 | 1981-11-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885993A true JPS5885993A (ja) | 1983-05-23 |
Family
ID=16162319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184958A Pending JPS5885993A (ja) | 1981-11-18 | 1981-11-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885993A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63269397A (ja) * | 1987-04-27 | 1988-11-07 | Nec Corp | 半導体記憶回路 |
| US5132929A (en) * | 1987-12-23 | 1992-07-21 | Kabushiki Kaisha Toshiba | Static RAM including leakage current detector |
| JPH0493997U (ja) * | 1990-12-21 | 1992-08-14 | ||
| JP2008502346A (ja) * | 2004-06-18 | 2008-01-31 | ビュン−クグ チョイ | 剥皮機 |
-
1981
- 1981-11-18 JP JP56184958A patent/JPS5885993A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63269397A (ja) * | 1987-04-27 | 1988-11-07 | Nec Corp | 半導体記憶回路 |
| US5132929A (en) * | 1987-12-23 | 1992-07-21 | Kabushiki Kaisha Toshiba | Static RAM including leakage current detector |
| JPH0493997U (ja) * | 1990-12-21 | 1992-08-14 | ||
| JP2008502346A (ja) * | 2004-06-18 | 2008-01-31 | ビュン−クグ チョイ | 剥皮機 |
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