JPH05128891A - ヒユーズ回路 - Google Patents
ヒユーズ回路Info
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- JPH05128891A JPH05128891A JP3288958A JP28895891A JPH05128891A JP H05128891 A JPH05128891 A JP H05128891A JP 3288958 A JP3288958 A JP 3288958A JP 28895891 A JP28895891 A JP 28895891A JP H05128891 A JPH05128891 A JP H05128891A
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Abstract
(57)【要約】
【目的】冗長回路を搭載してなる半導体記憶装置におい
て冗長アドレスを記憶するために使用されるヒューズ回
路に関し、無駄な電力消費をなくし、半導体記憶装置の
消費電力の低減化を図る。 【構成】ヒューズ１５の抵抗値＜抵抗１６の抵抗値と
し、電源投入時に、ノード２１の電圧レベルとノード２
２の電圧レベルとが、ヒューズ１５の切断の有無によ
り、その大小関係を逆転するようにし、ｐＭＯＳ１１、
１２、ｎＭＯＳ１３、１４からなるラッチ回路がヒュー
ズ１５が切断されているか否かによって異なるデータを
ラッチするように構成する。
て冗長アドレスを記憶するために使用されるヒューズ回
路に関し、無駄な電力消費をなくし、半導体記憶装置の
消費電力の低減化を図る。 【構成】ヒューズ１５の抵抗値＜抵抗１６の抵抗値と
し、電源投入時に、ノード２１の電圧レベルとノード２
２の電圧レベルとが、ヒューズ１５の切断の有無によ
り、その大小関係を逆転するようにし、ｐＭＯＳ１１、
１２、ｎＭＯＳ１３、１４からなるラッチ回路がヒュー
ズ１５が切断されているか否かによって異なるデータを
ラッチするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、冗長回路を搭載してな
る半導体記憶装置において、冗長アドレスを記憶するた
め等に使用されるヒューズ回路に関する。
る半導体記憶装置において、冗長アドレスを記憶するた
め等に使用されるヒューズ回路に関する。
【０００２】
【従来の技術】従来、冗長アドレスを記憶するためのヒ
ューズ回路として、例えば、図９にその回路図を示すよ
うなものが知られている。図中、１は電源電圧ＶＣＣ、
例えば、５［Ｖ］を供給する電源線、２は接地（ＧＮ
Ｄ）線、３はヒューズ、４は抵抗、５はインバータ、６
はｎＭＯＳトランジスタ（以下、ｎＭＯＳという）、７
は出力端子である。
ューズ回路として、例えば、図９にその回路図を示すよ
うなものが知られている。図中、１は電源電圧ＶＣＣ、
例えば、５［Ｖ］を供給する電源線、２は接地（ＧＮ
Ｄ）線、３はヒューズ、４は抵抗、５はインバータ、６
はｎＭＯＳトランジスタ（以下、ｎＭＯＳという）、７
は出力端子である。
【０００３】このヒューズ回路においては、図１０に示
すように、ヒューズ３が切断されない場合、インバータ
５の入力電圧はＨレベルとなり、出力端子７にはＬレベ
ルの電圧が出力される。
すように、ヒューズ３が切断されない場合、インバータ
５の入力電圧はＨレベルとなり、出力端子７にはＬレベ
ルの電圧が出力される。
【０００４】これに対して、図１１に示すように、ヒュ
ーズ３が切断されている場合には、インバータ５の入力
電圧はＬレベルとなり、出力端子７にはＨレベルの電圧
が出力される。なお、ｎＭＯＳ６は、この場合に、イン
バータ５の入力電圧が完全にＬレベルとなるようにする
ためのものである。
ーズ３が切断されている場合には、インバータ５の入力
電圧はＬレベルとなり、出力端子７にはＨレベルの電圧
が出力される。なお、ｎＭＯＳ６は、この場合に、イン
バータ５の入力電圧が完全にＬレベルとなるようにする
ためのものである。
【０００５】
【発明が解決しようとする課題】かかる従来のヒューズ
回路では、図１０に示すように、ヒューズ３が切断され
ない場合、動作時のみならず、スタンバイ時において
も、電源線１からヒューズ３及び抵抗４を介して接地線
２に定常的に電流が流れ、無駄な電力を消費してしまう
という問題点があり、特に、冗長回路の規模が大きくな
ると、この無駄な電力が大きくなるので、その対策が要
請されていた。
回路では、図１０に示すように、ヒューズ３が切断され
ない場合、動作時のみならず、スタンバイ時において
も、電源線１からヒューズ３及び抵抗４を介して接地線
２に定常的に電流が流れ、無駄な電力を消費してしまう
という問題点があり、特に、冗長回路の規模が大きくな
ると、この無駄な電力が大きくなるので、その対策が要
請されていた。
【０００６】本発明は、かかる点に鑑み、無駄な電力消
費をなくし、これを例えば半導体記憶装置において冗長
アドレス記憶手段として使用する場合には、半導体記憶
装置の消費電力の低減化を図ることができるようにした
ヒューズ回路を提供することを目的とする。
費をなくし、これを例えば半導体記憶装置において冗長
アドレス記憶手段として使用する場合には、半導体記憶
装置の消費電力の低減化を図ることができるようにした
ヒューズ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明中、第１の発明に
よるヒューズ回路は、第１の電源と該第１の電源よりも
低電圧を供給する第２の電源との間に、一導電型の第１
のＭＯＳトランジスタ、他の導電型の第２のＭＯＳトラ
ンジスタ及びヒューズを順に直列に接続すると共に、同
じく、前記第１の電源と前記第２の電源との間に、一導
電型の第３のＭＯＳトランジスタ、他の導電型の第４の
ＭＯＳトランジスタ及び前記ヒューズよりも抵抗値の大
きい抵抗を順に直列に接続し、前記第１のＭＯＳトラン
ジスタ及び前記第２のＭＯＳトランジスタのゲートを前
記第３のＭＯＳトランジスタと前記第４のＭＯＳトラン
ジスタとの接続点に接続し、前記第３のＭＯＳトランジ
スタ及び前記第４のＭＯＳトランジスタのゲートを前記
第１のＭＯＳトランジスタと前記第２のＭＯＳトランジ
スタとの接続点に接続し、前記第２のＭＯＳトランジス
タと前記ヒューズとの接続点と、前記第１の電源との間
に、第１のコンデンサを接続し、前記第４のＭＯＳトラ
ンジスタと前記抵抗との接続点と、前記第１の電源との
間に、第２のコンデンサを接続し、前記第１のＭＯＳト
ランジスタと前記第２のＭＯＳトランジスタとの接続点
及び前記第３のＭＯＳトランジスタと前記第４のＭＯＳ
トランジスタとの接続点にそれぞれ前記ヒューズの切断
の有無の情報を得ることができるように構成される。
よるヒューズ回路は、第１の電源と該第１の電源よりも
低電圧を供給する第２の電源との間に、一導電型の第１
のＭＯＳトランジスタ、他の導電型の第２のＭＯＳトラ
ンジスタ及びヒューズを順に直列に接続すると共に、同
じく、前記第１の電源と前記第２の電源との間に、一導
電型の第３のＭＯＳトランジスタ、他の導電型の第４の
ＭＯＳトランジスタ及び前記ヒューズよりも抵抗値の大
きい抵抗を順に直列に接続し、前記第１のＭＯＳトラン
ジスタ及び前記第２のＭＯＳトランジスタのゲートを前
記第３のＭＯＳトランジスタと前記第４のＭＯＳトラン
ジスタとの接続点に接続し、前記第３のＭＯＳトランジ
スタ及び前記第４のＭＯＳトランジスタのゲートを前記
第１のＭＯＳトランジスタと前記第２のＭＯＳトランジ
スタとの接続点に接続し、前記第２のＭＯＳトランジス
タと前記ヒューズとの接続点と、前記第１の電源との間
に、第１のコンデンサを接続し、前記第４のＭＯＳトラ
ンジスタと前記抵抗との接続点と、前記第１の電源との
間に、第２のコンデンサを接続し、前記第１のＭＯＳト
ランジスタと前記第２のＭＯＳトランジスタとの接続点
及び前記第３のＭＯＳトランジスタと前記第４のＭＯＳ
トランジスタとの接続点にそれぞれ前記ヒューズの切断
の有無の情報を得ることができるように構成される。
【０００８】本発明中、第２の発明によるヒューズ回路
は、第１の電源と該第１の電源よりも低電圧を供給する
第２の電源との間に、ヒューズ、一導電型の第１のＭＯ
Ｓトランジスタ及び他の導電型の第２のＭＯＳトランジ
スタを順に直列に接続すると共に、同じく、前記第１の
電源と前記第２の電源との間に、前記ヒューズよりも抵
抗値の大きい抵抗、一導電型の第３のＭＯＳトランジス
タ及び他の導電型の第４のＭＯＳトランジスタを順に直
列に接続し、前記第１のＭＯＳトランジスタ及び前記第
２のＭＯＳトランジスタのゲートを前記第３のＭＯＳト
ランジスタと前記第４のＭＯＳトランジスタとの接続点
に接続し、前記第３のＭＯＳトランジスタ及び前記第４
のＭＯＳトランジスタのゲートを前記第１のＭＯＳトラ
ンジスタと前記第２のＭＯＳトランジスタとの接続点に
接続し、前記ヒューズと前記第１のＭＯＳトランジスタ
との接続点と、前記第２の電源との間に、第１のコンデ
ンサを接続し、前記抵抗と前記第３のＭＯＳトランジス
タとの接続点と、前記第２の電源との間に、第２のコン
デンサを接続し、前記第１のＭＯＳトランジスタと前記
第２のＭＯＳトランジスタとの接続点及び前記第３のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタとの
接続点にそれぞれ前記ヒューズの切断の有無の情報を得
ることができるように構成される。
は、第１の電源と該第１の電源よりも低電圧を供給する
第２の電源との間に、ヒューズ、一導電型の第１のＭＯ
Ｓトランジスタ及び他の導電型の第２のＭＯＳトランジ
スタを順に直列に接続すると共に、同じく、前記第１の
電源と前記第２の電源との間に、前記ヒューズよりも抵
抗値の大きい抵抗、一導電型の第３のＭＯＳトランジス
タ及び他の導電型の第４のＭＯＳトランジスタを順に直
列に接続し、前記第１のＭＯＳトランジスタ及び前記第
２のＭＯＳトランジスタのゲートを前記第３のＭＯＳト
ランジスタと前記第４のＭＯＳトランジスタとの接続点
に接続し、前記第３のＭＯＳトランジスタ及び前記第４
のＭＯＳトランジスタのゲートを前記第１のＭＯＳトラ
ンジスタと前記第２のＭＯＳトランジスタとの接続点に
接続し、前記ヒューズと前記第１のＭＯＳトランジスタ
との接続点と、前記第２の電源との間に、第１のコンデ
ンサを接続し、前記抵抗と前記第３のＭＯＳトランジス
タとの接続点と、前記第２の電源との間に、第２のコン
デンサを接続し、前記第１のＭＯＳトランジスタと前記
第２のＭＯＳトランジスタとの接続点及び前記第３のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタとの
接続点にそれぞれ前記ヒューズの切断の有無の情報を得
ることができるように構成される。
【０００９】
【作用】第１及び第２の発明においては、第１〜第４の
ＭＯＳトランジスタでラッチ回路が構成されており、ま
た、ヒューズの抵抗値＜抵抗の抵抗値とされていること
から、電源投入時における前記第１のＭＯＳトランジス
タと前記第２のＭＯＳトランジスタとの接続点の電圧レ
ベルと、前記第３のＭＯＳトランジスタと前記第４のＭ
ＯＳトランジスタとの接続点の電圧レベルとは、その大
小関係がヒューズの切断の有無によって異なるところと
なる。したがって、ヒューズの切断の有無によって異な
るデータをラッチすることができる。
ＭＯＳトランジスタでラッチ回路が構成されており、ま
た、ヒューズの抵抗値＜抵抗の抵抗値とされていること
から、電源投入時における前記第１のＭＯＳトランジス
タと前記第２のＭＯＳトランジスタとの接続点の電圧レ
ベルと、前記第３のＭＯＳトランジスタと前記第４のＭ
ＯＳトランジスタとの接続点の電圧レベルとは、その大
小関係がヒューズの切断の有無によって異なるところと
なる。したがって、ヒューズの切断の有無によって異な
るデータをラッチすることができる。
【００１０】ここに、第１及び第２の発明においては、
第１及び第４のＭＯＳトランジスタがＯＮの場合、第２
及び第３のＭＯＳトランジスタがＯＦＦとなり、第２及
び第３のＭＯＳトランジスタがＯＦＦの場合、第１及び
第４のＭＯＳトランジスタはＯＦＦとなる。したがっ
て、第１の電源からヒューズを介して第２の電源に定常
的に電流が流れることはなく、また、第１の電源から抵
抗を介して第２の電源に定常的に電流が流れることはな
い。
第１及び第４のＭＯＳトランジスタがＯＮの場合、第２
及び第３のＭＯＳトランジスタがＯＦＦとなり、第２及
び第３のＭＯＳトランジスタがＯＦＦの場合、第１及び
第４のＭＯＳトランジスタはＯＦＦとなる。したがっ
て、第１の電源からヒューズを介して第２の電源に定常
的に電流が流れることはなく、また、第１の電源から抵
抗を介して第２の電源に定常的に電流が流れることはな
い。
【００１１】
【実施例】以下、図１〜図８を参照して、本発明の第１
実施例及び第２実施例について説明する。
実施例及び第２実施例について説明する。
【００１２】第１実施例・・図１〜図５ 図１は本発明の第１実施例を示す回路図であり、図中、
８は電源電圧ＶＣＣを供給する電源線、９は接地線、１
０はラッチ回路であり、１１、１２はｐＭＯＳトランジ
スタ（以下、ｐＭＯＳという）、１３、１４はｎＭＯＳ
である。
８は電源電圧ＶＣＣを供給する電源線、９は接地線、１
０はラッチ回路であり、１１、１２はｐＭＯＳトランジ
スタ（以下、ｐＭＯＳという）、１３、１４はｎＭＯＳ
である。
【００１３】また、１５はヒューズ、１６は抵抗、１
７、１８はコンデンサ（カップリングコンデンサ）、１
９、２０は出力端子である。なお、ヒューズ１５の抵抗
値は、例えば、２［ＫΩ］、抵抗１６の抵抗値は、例え
ば、４［ＫΩ］とされ、ヒューズ１５の抵抗値が抵抗１
６の抵抗値よりも小さくなるようにされている。
７、１８はコンデンサ（カップリングコンデンサ）、１
９、２０は出力端子である。なお、ヒューズ１５の抵抗
値は、例えば、２［ＫΩ］、抵抗１６の抵抗値は、例え
ば、４［ＫΩ］とされ、ヒューズ１５の抵抗値が抵抗１
６の抵抗値よりも小さくなるようにされている。
【００１４】この第１実施例では、図２に示すように、
ヒューズ１５が切断されていない場合において、電源投
入時、電源電圧ＶＣＣが急峻に立ち上がった場合、ヒュ
ーズ１５の抵抗値＝２［ＫΩ］、抵抗１６の抵抗値＝４
［ＫΩ］で、ヒューズ１５の抵抗値＜抵抗１６の抵抗値
とされているので、ノード２１の電圧Ｖ２１及びノード
２２の電圧Ｖ２２は、コンデンサ１７、１８の作用によ
って、図３に示すように、Ｖ２１＜Ｖ２２の関係で一瞬
上昇する。
ヒューズ１５が切断されていない場合において、電源投
入時、電源電圧ＶＣＣが急峻に立ち上がった場合、ヒュ
ーズ１５の抵抗値＝２［ＫΩ］、抵抗１６の抵抗値＝４
［ＫΩ］で、ヒューズ１５の抵抗値＜抵抗１６の抵抗値
とされているので、ノード２１の電圧Ｖ２１及びノード
２２の電圧Ｖ２２は、コンデンサ１７、１８の作用によ
って、図３に示すように、Ｖ２１＜Ｖ２２の関係で一瞬
上昇する。
【００１５】ここに、Ｖ２２はＯＮとＯＦＦの中間状態
になっているｎＭＯＳ１４のソース・ドレインを介して
ｐＭＯＳ１１及びｎＭＯＳ１３のゲートに供給され、Ｖ
２１はＯＮとＯＦＦの中間状態になっているｎＭＯＳ１
３のソース・ドレインを介してｐＭＯＳ１２及びｎＭＯ
Ｓ１４のゲートに供給される。
になっているｎＭＯＳ１４のソース・ドレインを介して
ｐＭＯＳ１１及びｎＭＯＳ１３のゲートに供給され、Ｖ
２１はＯＮとＯＦＦの中間状態になっているｎＭＯＳ１
３のソース・ドレインを介してｐＭＯＳ１２及びｎＭＯ
Ｓ１４のゲートに供給される。
【００１６】この場合、Ｖ２１とＶ２２はＶ２１＜Ｖ２
２の関係にあるから、図２に示すように、ｎＭＯＳ１３
がｎＭＯＳ１４よりも先にＯＮとなり、ｐＭＯＳ１２が
ＯＮ、ｎＭＯＳ１４、ｐＭＯＳ１１がＯＦＦとなる。し
たがって、出力端子１９及び出力端子２０には、それぞ
れ、Ｌレベル及びＨレベルが出力され、この状態が維持
される。
２の関係にあるから、図２に示すように、ｎＭＯＳ１３
がｎＭＯＳ１４よりも先にＯＮとなり、ｐＭＯＳ１２が
ＯＮ、ｎＭＯＳ１４、ｐＭＯＳ１１がＯＦＦとなる。し
たがって、出力端子１９及び出力端子２０には、それぞ
れ、Ｌレベル及びＨレベルが出力され、この状態が維持
される。
【００１７】なお、電源投入時、電源電圧ＶＣＣが緩慢
に立ち上がった場合、カップリングコンデンサ１７、１
８の作用によってはノード２１、２２の電圧は上昇しな
いが、この場合には、ＯＮとＯＦＦの中間の状態になっ
ているｐＭＯＳ１１、１２、ｎＭＯＳ１３、１４及びヒ
ューズ１５、抵抗１６によってノード２４の電圧は、ノ
ード２３の電圧よりも高くなる。
に立ち上がった場合、カップリングコンデンサ１７、１
８の作用によってはノード２１、２２の電圧は上昇しな
いが、この場合には、ＯＮとＯＦＦの中間の状態になっ
ているｐＭＯＳ１１、１２、ｎＭＯＳ１３、１４及びヒ
ューズ１５、抵抗１６によってノード２４の電圧は、ノ
ード２３の電圧よりも高くなる。
【００１８】したがって、この場合にも、図２に示すよ
うに、ｎＭＯＳ１３がｎＭＯＳ１４よりも先にＯＮとな
って、ｐＭＯＳ１２がＯＮ、ｎＭＯＳ１４、ｐＭＯＳ１
１がＯＦＦとなり、出力端子１９及び出力端子２０に
は、それぞれ、Ｌレベル及びＨレベルが出力され、この
状態が維持される。
うに、ｎＭＯＳ１３がｎＭＯＳ１４よりも先にＯＮとな
って、ｐＭＯＳ１２がＯＮ、ｎＭＯＳ１４、ｐＭＯＳ１
１がＯＦＦとなり、出力端子１９及び出力端子２０に
は、それぞれ、Ｌレベル及びＨレベルが出力され、この
状態が維持される。
【００１９】他方、図４に示すように、ヒューズ１５が
切断されている場合において、電源投入時、電源電圧Ｖ
ＣＣが急峻に上昇した場合には、ノード２１の電圧Ｖ２
１の電圧は、図５に示すように、コンデンサ１７の作用
によって上昇し、一定電圧となる。
切断されている場合において、電源投入時、電源電圧Ｖ
ＣＣが急峻に上昇した場合には、ノード２１の電圧Ｖ２
１の電圧は、図５に示すように、コンデンサ１７の作用
によって上昇し、一定電圧となる。
【００２０】これに対して、ノード２２の電圧Ｖ２２
は、コンデンサ１８の作用によって、図５に示すよう
に、Ｖ２２＜Ｖ２１の関係で一瞬上昇し、その後、０
［Ｖ］に向かって下降する。
は、コンデンサ１８の作用によって、図５に示すよう
に、Ｖ２２＜Ｖ２１の関係で一瞬上昇し、その後、０
［Ｖ］に向かって下降する。
【００２１】ここに、Ｖ２１はＯＮとＯＦＦの中間状態
になっているｎＭＯＳ１３のソース・ドレインを介して
ｐＭＯＳ１２及びｎＭＯＳ１４のゲートに供給され、Ｖ
２２はＯＮとＯＦＦの中間状態になっているｎＭＯＳ１
４のソース・ドレインを介してｐＭＯＳ１１及びｎＭＯ
Ｓ１３のゲートに供給される。
になっているｎＭＯＳ１３のソース・ドレインを介して
ｐＭＯＳ１２及びｎＭＯＳ１４のゲートに供給され、Ｖ
２２はＯＮとＯＦＦの中間状態になっているｎＭＯＳ１
４のソース・ドレインを介してｐＭＯＳ１１及びｎＭＯ
Ｓ１３のゲートに供給される。
【００２２】この場合、Ｖ２１とＶ２２はＶ２１＞Ｖ２
２の関係にあるから、図４に示すように、ｎＭＯＳ１３
よりもｎＭＯＳ１４が先にＯＮとなり、ｐＭＯＳ１１が
ＯＮ、ｎＭＯＳ１３、ｐＭＯＳ１２がＯＦＦとなる。し
たがって、出力端子１９及び出力端子２０には、それぞ
れ、Ｈレベル及びＬレベルが出力され、この状態が維持
される。
２の関係にあるから、図４に示すように、ｎＭＯＳ１３
よりもｎＭＯＳ１４が先にＯＮとなり、ｐＭＯＳ１１が
ＯＮ、ｎＭＯＳ１３、ｐＭＯＳ１２がＯＦＦとなる。し
たがって、出力端子１９及び出力端子２０には、それぞ
れ、Ｈレベル及びＬレベルが出力され、この状態が維持
される。
【００２３】なお、電源投入時、電源電圧ＶＣＣが緩慢
に立ち上がった場合、カップリングコンデンサ１７、１
８を介してノード２１、２２の電圧は上昇しないが、Ｏ
ＮとＯＦＦの中間の状態になっているｐＭＯＳ１１、１
２、ｎＭＯＳ１３、１４及び切断されているヒューズ１
５、抵抗１６によりノード２３の電圧は、ノード２４の
電圧よりも高くなる。
に立ち上がった場合、カップリングコンデンサ１７、１
８を介してノード２１、２２の電圧は上昇しないが、Ｏ
ＮとＯＦＦの中間の状態になっているｐＭＯＳ１１、１
２、ｎＭＯＳ１３、１４及び切断されているヒューズ１
５、抵抗１６によりノード２３の電圧は、ノード２４の
電圧よりも高くなる。
【００２４】したがって、この場合にも、図４に示すよ
うに、ｎＭＯＳ１４がｎＭＯＳ１３よりも先にＯＮとな
って、ｐＭＯＳ１１がＯＮ、ｎＭＯＳ１３、ｐＭＯＳ１
２がＯＦＦとなり、出力端子１９及び出力端子２０に
は、それぞれ、Ｈレベル及びＬレベルが出力され、この
状態が維持される。
うに、ｎＭＯＳ１４がｎＭＯＳ１３よりも先にＯＮとな
って、ｐＭＯＳ１１がＯＮ、ｎＭＯＳ１３、ｐＭＯＳ１
２がＯＦＦとなり、出力端子１９及び出力端子２０に
は、それぞれ、Ｈレベル及びＬレベルが出力され、この
状態が維持される。
【００２５】ここに、この第１実施例においては、図２
に示すように、ヒューズ１５が切断されていない場合、
ｐＭＯＳ１１、ｎＭＯＳ１４＝ＯＦＦとなるので、ヒュ
ーズ１５及び抵抗１６には定常的に電流は流れない。
に示すように、ヒューズ１５が切断されていない場合、
ｐＭＯＳ１１、ｎＭＯＳ１４＝ＯＦＦとなるので、ヒュ
ーズ１５及び抵抗１６には定常的に電流は流れない。
【００２６】また、図４に示すように、ヒューズ１５が
切断されている場合には、ヒューズ１５には電流が流れ
ないのは勿論、ｐＭＯＳ１２＝ＯＦＦとなるので、抵抗
１６にも定常的に電流は流れない。
切断されている場合には、ヒューズ１５には電流が流れ
ないのは勿論、ｐＭＯＳ１２＝ＯＦＦとなるので、抵抗
１６にも定常的に電流は流れない。
【００２７】このように、この第１実施例によれば、無
駄な電力消費をなくし、これを例えば半導体記憶装置に
おいて冗長アドレス記憶手段として使用する場合には、
半導体記憶装置の消費電力の低減化を図ることができ
る。
駄な電力消費をなくし、これを例えば半導体記憶装置に
おいて冗長アドレス記憶手段として使用する場合には、
半導体記憶装置の消費電力の低減化を図ることができ
る。
【００２８】第２実施例・・図６〜図８ 図６は本発明の第２実施例を示す回路図であり、図中、
２５は電源電圧ＶＣＣを供給する電源線、２６は接地
線、２７はラッチ回路であり、２８、２９はｐＭＯＳ、
３０、３１はｎＭＯＳである。
２５は電源電圧ＶＣＣを供給する電源線、２６は接地
線、２７はラッチ回路であり、２８、２９はｐＭＯＳ、
３０、３１はｎＭＯＳである。
【００２９】また、３２はヒューズ、３３は抵抗、３
４、３５はコンデンサ（カップリングコンデンサ）、３
６、３７は出力端子であり、ヒューズ３２の抵抗値は、
例えば、２［ＫΩ］、抵抗３３の抵抗値は、例えば、４
［ＫΩ］とされ、ヒューズ３２の抵抗値が抵抗３３の抵
抗値よりも小さくなるようにされている。
４、３５はコンデンサ（カップリングコンデンサ）、３
６、３７は出力端子であり、ヒューズ３２の抵抗値は、
例えば、２［ＫΩ］、抵抗３３の抵抗値は、例えば、４
［ＫΩ］とされ、ヒューズ３２の抵抗値が抵抗３３の抵
抗値よりも小さくなるようにされている。
【００３０】この第２実施例では、図７に示すように、
ヒューズ３２が切断されていない場合において、電源投
入時、電源電圧ＶＣＣが急峻に立ち上がった場合、ヒュ
ーズ３２の抵抗値＝２［ＫΩ］、抵抗３３の抵抗値＝４
［ＫΩ］で、ヒューズ３２の抵抗値＜抵抗３３の抵抗値
とされているので、ノード３８の電圧Ｖ３８及びノード
３９の電圧Ｖ３９は、コンデンサ３４、３５の作用によ
って、Ｖ３８＞Ｖ３９の関係で一瞬上昇する。
ヒューズ３２が切断されていない場合において、電源投
入時、電源電圧ＶＣＣが急峻に立ち上がった場合、ヒュ
ーズ３２の抵抗値＝２［ＫΩ］、抵抗３３の抵抗値＝４
［ＫΩ］で、ヒューズ３２の抵抗値＜抵抗３３の抵抗値
とされているので、ノード３８の電圧Ｖ３８及びノード
３９の電圧Ｖ３９は、コンデンサ３４、３５の作用によ
って、Ｖ３８＞Ｖ３９の関係で一瞬上昇する。
【００３１】ここに、Ｖ３８はＯＮとＯＦＦの中間状態
になっているｐＭＯＳ２８のソース・ドレインを介して
ｐＭＯＳ２９及びｎＭＯＳ３１のゲートに供給され、Ｖ
３９はＯＮとＯＦＦとの中間状態になっているｐＭＯＳ
２９のソース・ドレインを介してｐＭＯＳ２８及びｎＭ
ＯＳ３０のゲートに供給される。
になっているｐＭＯＳ２８のソース・ドレインを介して
ｐＭＯＳ２９及びｎＭＯＳ３１のゲートに供給され、Ｖ
３９はＯＮとＯＦＦとの中間状態になっているｐＭＯＳ
２９のソース・ドレインを介してｐＭＯＳ２８及びｎＭ
ＯＳ３０のゲートに供給される。
【００３２】この場合、Ｖ３８とＶ３９はＶ３８＞Ｖ３
９の関係にあるから、図７に示すように、ｎＭＯＳ３１
がｎＭＯＳ３０よりも先にＯＮとなり、ｐＭＯＳ２８が
ＯＮ、ｎＭＯＳ３０、ｐＭＯＳ２９がＯＦＦとなる。し
たがって、出力端子３６及び出力端子３７には、それぞ
れ、Ｈレベル及びＬレベルが出力され、この状態が維持
される。
９の関係にあるから、図７に示すように、ｎＭＯＳ３１
がｎＭＯＳ３０よりも先にＯＮとなり、ｐＭＯＳ２８が
ＯＮ、ｎＭＯＳ３０、ｐＭＯＳ２９がＯＦＦとなる。し
たがって、出力端子３６及び出力端子３７には、それぞ
れ、Ｈレベル及びＬレベルが出力され、この状態が維持
される。
【００３３】なお、電源投入時、電源電圧ＶＣＣが緩慢
に立ち上がった場合には、コンデンサ３４、３５の作用
によってはノード３６、３７の電圧が上昇することはな
いが、この場合には、ヒューズ３２、抵抗３３、ＯＮと
ＯＦＦの中間の状態になっているｐＭＯＳ２８、２９、
ｎＭＯＳ３０、３１によって、ノード４０の電圧は、ノ
ード４１の電圧よりも高くなる。
に立ち上がった場合には、コンデンサ３４、３５の作用
によってはノード３６、３７の電圧が上昇することはな
いが、この場合には、ヒューズ３２、抵抗３３、ＯＮと
ＯＦＦの中間の状態になっているｐＭＯＳ２８、２９、
ｎＭＯＳ３０、３１によって、ノード４０の電圧は、ノ
ード４１の電圧よりも高くなる。
【００３４】したがって、この場合にも、図７に示すよ
うに、ｎＭＯＳ３１がｎＭＯＳ３０よりも先にＯＮとな
って、ｐＭＯＳ２８がＯＮ、ｎＭＯＳ３０、ｐＭＯＳ２
９がＯＦＦとなり、出力端子３６及び出力端子３７に
は、それぞれ、Ｈレベル及びＬレベルが出力され、この
状態が維持される。
うに、ｎＭＯＳ３１がｎＭＯＳ３０よりも先にＯＮとな
って、ｐＭＯＳ２８がＯＮ、ｎＭＯＳ３０、ｐＭＯＳ２
９がＯＦＦとなり、出力端子３６及び出力端子３７に
は、それぞれ、Ｈレベル及びＬレベルが出力され、この
状態が維持される。
【００３５】他方、図８に示すように、ヒューズ３２が
切断されている場合において、電源投入時、電源電圧Ｖ
ＣＣが急激に立ち上がった場合、ノード３９の電圧Ｖ３
９のみが一瞬上昇する。
切断されている場合において、電源投入時、電源電圧Ｖ
ＣＣが急激に立ち上がった場合、ノード３９の電圧Ｖ３
９のみが一瞬上昇する。
【００３６】ここに、Ｖ３９はＯＮとＯＦＦの中間状態
になっているｐＭＯＳ２９のソース・ドレインを介して
ｐＭＯＳ２８及びｎＭＯＳ３０のゲートに供給されて、
ｎＭＯＳ３０がＯＮとなり、ｐＭＯＳ２９がＯＮ、ｎＭ
ＯＳ３１、ｐＭＯＳ２８がＯＦＦとなる。したがって、
出力端子３６及び出力端子３７には、それぞれ、Ｌレベ
ル及びＨレベルが出力され、この状態が維持される。
になっているｐＭＯＳ２９のソース・ドレインを介して
ｐＭＯＳ２８及びｎＭＯＳ３０のゲートに供給されて、
ｎＭＯＳ３０がＯＮとなり、ｐＭＯＳ２９がＯＮ、ｎＭ
ＯＳ３１、ｐＭＯＳ２８がＯＦＦとなる。したがって、
出力端子３６及び出力端子３７には、それぞれ、Ｌレベ
ル及びＨレベルが出力され、この状態が維持される。
【００３７】なお、電源投入時、電源電圧ＶＣＣが緩慢
に立ち上がった場合には、コンデンサ３５の作用によっ
てはノード３９の電圧が上昇することはないが、この場
合には、抵抗３３と、ＯＮとＯＦＦの中間の状態になっ
ているｐＭＯＳ２９のソース・ドレインを介してノード
４１の電圧が上昇する。
に立ち上がった場合には、コンデンサ３５の作用によっ
てはノード３９の電圧が上昇することはないが、この場
合には、抵抗３３と、ＯＮとＯＦＦの中間の状態になっ
ているｐＭＯＳ２９のソース・ドレインを介してノード
４１の電圧が上昇する。
【００３８】したがって、この場合にも、図８に示すよ
うに、ｎＭＯＳ３０がＯＮとなり、ｐＭＯＳ２９がＯ
Ｎ、ｎＭＯＳ３１、ｐＭＯＳ２８がＯＦＦとなって、出
力端子３６及び出力端子３７には、それぞれ、Ｌレベル
及びＨレベルが出力され、この状態が維持される。
うに、ｎＭＯＳ３０がＯＮとなり、ｐＭＯＳ２９がＯ
Ｎ、ｎＭＯＳ３１、ｐＭＯＳ２８がＯＦＦとなって、出
力端子３６及び出力端子３７には、それぞれ、Ｌレベル
及びＨレベルが出力され、この状態が維持される。
【００３９】ここに、この第２実施例においては、図７
に示すように、ヒューズ３２が切断されていない場合、
ｎＭＯＳ３０＝ＯＦＦ、ｐＭＯＳ２９＝ＯＦＦとなるの
で、電源線２５からヒューズ３２、ｐＭＯＳ２８及びｎ
ＭＯＳ３０を介して接地線２６には定常的に電流は流れ
ず、また、電源線２５から抵抗３３、ｐＭＯＳ２９及び
ｎＭＯＳ３１を介して接地線２６には定常的に電流は流
れない。
に示すように、ヒューズ３２が切断されていない場合、
ｎＭＯＳ３０＝ＯＦＦ、ｐＭＯＳ２９＝ＯＦＦとなるの
で、電源線２５からヒューズ３２、ｐＭＯＳ２８及びｎ
ＭＯＳ３０を介して接地線２６には定常的に電流は流れ
ず、また、電源線２５から抵抗３３、ｐＭＯＳ２９及び
ｎＭＯＳ３１を介して接地線２６には定常的に電流は流
れない。
【００４０】また、図８に示すように、ヒューズ３２が
切断されている場合には、ヒューズ３２には電流が流れ
ないのは勿論、ｎＭＯＳ３１＝ＯＦＦとなるので、電源
線２５から抵抗３３、ｐＭＯＳ２９及びｎＭＯＳ３１を
介して接地線２６には定常的に電流は流れない。
切断されている場合には、ヒューズ３２には電流が流れ
ないのは勿論、ｎＭＯＳ３１＝ＯＦＦとなるので、電源
線２５から抵抗３３、ｐＭＯＳ２９及びｎＭＯＳ３１を
介して接地線２６には定常的に電流は流れない。
【００４１】このように、この第２実施例によっても、
無駄な電力消費をなくし、これを例えば半導体記憶装置
において冗長アドレス記憶手段として使用する場合に
は、半導体記憶装置の消費電力の低減化を図ることがで
きる。
無駄な電力消費をなくし、これを例えば半導体記憶装置
において冗長アドレス記憶手段として使用する場合に
は、半導体記憶装置の消費電力の低減化を図ることがで
きる。
【００４２】
【発明の効果】以上のように、本発明によれば、無駄な
電力消費をなくし、これを例えば半導体記憶装置におい
て冗長アドレス記憶手段として使用する場合には、半導
体記憶装置の消費電力の低減化を図ることができる。
電力消費をなくし、これを例えば半導体記憶装置におい
て冗長アドレス記憶手段として使用する場合には、半導
体記憶装置の消費電力の低減化を図ることができる。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第１実施例の動作を示す回路図であ
る。
る。
【図３】本発明の第１実施例の動作を示す波形図であ
る。
る。
【図４】本発明の第１実施例の動作を示す回路図であ
る。
る。
【図５】本発明の第１実施例の動作を示す波形図であ
る。
る。
【図６】本発明の第２実施例を示す回路図である。
【図７】本発明の第２実施例の動作を示す回路図であ
る。
る。
【図８】本発明の第２実施例の動作を示す回路図であ
る。
る。
【図９】従来のヒューズ回路の一例を示す回路図であ
る。
る。
【図１０】図９に示す従来のヒューズ回路の動作を示す
回路図である。
回路図である。
【図１１】図９に示す従来のヒューズ回路の動作を示す
回路図である。
回路図である。
１５、３２ ヒューズ
Claims (2)
- 【請求項１】第１の電源と該第１の電源よりも低電圧を
供給する第２の電源との間に、一導電型の第１のＭＯＳ
トランジスタ、他の導電型の第２のＭＯＳトランジスタ
及びヒューズを順に直列に接続すると共に、同じく、前
記第１の電源と前記第２の電源との間に、一導電型の第
３のＭＯＳトランジスタ、他の導電型の第４のＭＯＳト
ランジスタ及び前記ヒューズよりも抵抗値の大きい抵抗
を順に直列に接続し、 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳト
ランジスタのゲートを前記第３のＭＯＳトランジスタと
前記第４のＭＯＳトランジスタとの接続点に接続し、 前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳト
ランジスタのゲートを前記第１のＭＯＳトランジスタと
前記第２のＭＯＳトランジスタとの接続点に接続し、 前記第２のＭＯＳトランジスタと前記ヒューズとの接続
点と、前記第１の電源との間に、第１のコンデンサを接
続し、 前記第４のＭＯＳトランジスタと前記抵抗との接続点
と、前記第１の電源との間に、第２のコンデンサを接続
し、 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトラ
ンジスタとの接続点及び前記第３のＭＯＳトランジスタ
と前記第４のＭＯＳトランジスタとの接続点にそれぞれ
前記ヒューズの切断の有無の情報を得ることができるよ
うに構成されていることを特徴とするヒューズ回路。 - 【請求項２】第１の電源と該第１の電源よりも低電圧を
供給する第２の電源との間に、ヒューズ、一導電型の第
１のＭＯＳトランジスタ及び他の導電型の第２のＭＯＳ
トランジスタを順に直列に接続すると共に、同じく、前
記第１の電源と前記第２の電源との間に、前記ヒューズ
よりも抵抗値の大きい抵抗、一導電型の第３のＭＯＳト
ランジスタ及び他の導電型の第４のＭＯＳトランジスタ
を順に直列に接続し、 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳト
ランジスタのゲートを前記第３のＭＯＳトランジスタと
前記第４のＭＯＳトランジスタとの接続点に接続し、 前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳト
ランジスタのゲートを前記第１のＭＯＳトランジスタと
前記第２のＭＯＳトランジスタとの接続点に接続し、 前記ヒューズと前記第１のＭＯＳトランジスタとの接続
点と、前記第２の電源との間に、第１のコンデンサを接
続し、 前記抵抗と前記第３のＭＯＳトランジスタとの接続点
と、前記第２の電源との間に、第２のコンデンサを接続
し、 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトラ
ンジスタとの接続点及び前記第３のＭＯＳトランジスタ
と前記第２のＭＯＳトランジスタとの接続点にそれぞれ
前記ヒューズの切断の有無の情報を得ることができるよ
うに構成されていることを特徴とするヒューズ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288958A JPH05128891A (ja) | 1991-11-05 | 1991-11-05 | ヒユーズ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288958A JPH05128891A (ja) | 1991-11-05 | 1991-11-05 | ヒユーズ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128891A true JPH05128891A (ja) | 1993-05-25 |
Family
ID=17737005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288958A Withdrawn JPH05128891A (ja) | 1991-11-05 | 1991-11-05 | ヒユーズ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389172B1 (ko) * | 2000-01-25 | 2003-06-27 | 미쓰비시덴키 가부시키가이샤 | 리페어 신호 발생 회로 |
-
1991
- 1991-11-05 JP JP3288958A patent/JPH05128891A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389172B1 (ko) * | 2000-01-25 | 2003-06-27 | 미쓰비시덴키 가부시키가이샤 | 리페어 신호 발생 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |