JP2707825B2

JP2707825B2 - 半導体集積回路装置

Info

Publication number: JP2707825B2
Application number: JP27749190A
Authority: JP
Inventors: 剛本間; 健二野口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-10-15
Filing date: 1990-10-15
Publication date: 1998-02-04
Anticipated expiration: 2013-02-04
Also published as: JPH04153997A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、広範囲電圧動作を行なうセンスアンプ回
路に関するものである。

〔従来の技術〕

第５図は、従来のセンスアンプ回路を示すブロツク図
である。

図において、（１）はデータメモリセルアレイ、
（２）はメモリドレインライン、（３）はデータメモリ
側のセンスアンプ出力、（４）はデータメモリ側のセン
スアンプの負荷トランジスタ（以下Trという）、（10）
はレフアレンスメモリセル、（11）はレフアレンス側の
メモリドレインライン、（12）はレフアレンス側のセン
スアンプ出力、（13）はレフアレンス側センスアンプの
負荷Tr、（９）はデータ側のセンスアンプ出力（３）と
レフアレンス側のセンスアンプ出力（12）を比較する比
較回路、（５），（14）はＰチヤンネルMOSトランジス
タ（以下Pch Trという）、（６），（７），（８），
（15），（16），（17）はＮチヤンネルMOSトランジス
タ（以下Nch Trという）である。

負荷Tr（４）,Pch Tr（５）,Nch Tr（６）〜（８）で
構成されたデータ側センスアンプと、負荷Tr（13）、Pc
h Tr（14）、Nch Tr（15）〜（17）で構成されたレフア
レンス側センスアンプのそれぞれのセンスアンプ出力
（３）Vsenseとセンスアンプ出力（12）Vrefを比較回路
（９）で比較するように構成している。

次に動作について説明する。アドレス入力によつてデ
ータメモリセル（１）の中の１つのメモリセルが選択さ
れ、その選択されたデータメモリセルのレベルが“0"の
ときドレインライン（２）を通じてNch Tr（６）は導通
状態となり、ノードN1が“L"レベルになるためNch Tr
（７）および（８）は非導通状態になろうとする。ま
た、負荷Tr（４）は導通状態であるため“H"レベルのセ
ンスアンプ出力（３）Vsenseが比較回路（９）に入力さ
れる。次に、データメモリセルのレベルが“1"のときNc
h Tr（６）は非導通状態となるが、Pch Tr（５）は導通
状態であるためノードN1は“H"レベルになりNch Tr
（８）は導通状態となる。また、負荷Tr（４）も導通状
態であるので、負荷Tr（４）、Nch Tr（８）、データメ
モリセルという電流ルートができ、負荷Tr（４）の抵抗
成分が高いことからセンスアンプ出力（３）Vsenseは
“L"レベルとなる。

一方、レファレンスメモリセル（10）はデータメモリ
セルのレベルが“1"のときと同じであるためNch Tr（1
5）は非導通状態となるが、Pch Tr（14）は導通状態で
あるためNch Tr（17）は導通状態となる。また、負荷Tr
（13）も導通状態であるので、負荷Tr（13）、Nch Tr
（17）、レファレンスメモリセル（10）という電流ルー
トができ、さらに負荷Tr（13）の抵抗成分が高いことか
らセンスアンプ出力（12）Vrefは“L"レベルとなる。

また、負荷Tr（４）の抵抗成分よりも負荷Tr（13）の
抵抗成分の方が低く設定してあるので、データメモリセ
ルのレベルが“1"のときはVsense＜Vrefになる。

レフアレンス側は、データメモリ側の状態が“H"にあ
るのか“L"にあるのかを判断するための判定基準であ
る。

第６図は、第５図に示すデータ側のセンスアンプ出力
（３）Vsenseとレフアレンス側のセンスアンプ出力（1
2）Vrefの電源電圧Vcc依存特性を示すグラフである。図
６において、メモリセルのレベルが“0"状態とは書込み
によりメモリTrのしきい値Vthが高い側（Vth“0"）にシ
フトしていることを意味する。従って、メモリTrのゲー
ト電圧が書込みによって高くなったVth“0"を越えるま
ではメモリTrのドレイン電流は流れない。しかしなが
ら、メモリTrのゲート電圧がVth“0"を越えてしまうと
ドレイン電流が流れはじめる。この状態はVcc＝5Vでの
データ“0"出力レベルの変曲点Ｂになる。

Vcc＜5VではメモリTrのゲート電圧がしきい値Vth“0"
を越えていないため、メモリTrは非導通状態であるので
ドレイン電流は流れず、図５におけるVsenseの電圧はVc
cが得られる。一方、Vcc＞5VではメモリTrのゲート電圧
がしきい値Vth“0"を越えてしまうため、図５でいう
（４）、（８）、（１）となる電流ルートができ、メモ
リTrのゲート電圧の増加に応じて電流値も増える。この
電流値の増加により、データメモリセルの抵抗成分が減
るためVsenseの値はVccとはならず、次第に低下してし
まう。

このとき、データ“0"出力レベルのVsenseの値がレフ
ァレンスレベルとＡ点で交わり、さらに低くなると、本
来“0"のデータは“1"と誤って出力されてしまう。従っ
て、このメモリ製品のVccの動作上限値はＡ′点とな
る。

データメモリセルのレベルが“0"であれば、センスア
ンプ出力（３）Vsenseのレベルがデータ“0"出力レベ
ル、即ち“H"となり、データメモリセルのレベルが“1"
であれば、センスアンプ出力（３）Vsenseのレベルはデ
ータ“1"出力レベル、即ち“L"となる。ここでVrefをレ
フアレンスレベルＨの様に設定すると、Vccの高い方に
おいて判定が不可能となり、低電圧タイプとなる。また
レフアレンスレベルＬの様に設定すると、Vccの高い方
では判定可であるが低い方では、不可となる為高電圧タ
イプとなる。

〔発明が解決しようとする課題〕

通常、EPROMの様なデータを書き込むメモリにおいて
は、書き込んだメモリ状態の劣化を考えVccの高い方に
マージンを持つような高電圧タイプが主であつた。しか
しながら最近電子機器の小型化に伴ない、低電圧動作の
要求が増加している。従来のセンスアンプ回路は上記の
ように構成されているので低電圧か、高電圧かのどちら
か一方のタイプしか設定することができず、低電圧から
高電圧まで全領域での動作は不可であるという問題点が
あつた。

この発明は、上記のような問題点を解決するためにな
されたもので、広電源電圧域において記憶動作可能な半
導体集積回路装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路装置は、電源電圧に依
存して電位を発生する電位発生回路を備えこの出力電位
は、センスアンプの負荷Trの駆動能力をコントロールす
るように設定したものである。

〔作用〕

この発明における半導体集積回路装置はセンスアンプ
の負荷Trの電流駆動能力を電源電圧の上昇により低下さ
せるので動作範囲を広くする。

〔実施例〕以下、この発明の一実施例を図について説明する。第
１図は、レフアレンス側に電位発生回路を設けたセンス
アンプ回路のブロツク図、第２図は第１図に示す電位発
生回路の回路図である。図において（１）〜（17）は第
５図の従来例に示したものと同等であるので説明を省略
する。（18）は電位発生回路、（19）はNch Tr、（20）
は抵抗である。

第１図において、データ側のセンスアンプ動作は第５
図の従来例と同一である。

レフアレンス側センスアンプの負荷Tr（13）のゲート
には、電源電圧vccに出力電圧が依存する電位発生回路
（18）の出力が接続されている。

次に動作について説明する。

レファレンスメモリセル（10）のレベルが“1"のとき
Nch Tr（15）は非導通状態となるが、Pch Tr（14）は導
通状態であるためNch Tr（17）は導通状態となる。ま
た、負荷Trも（13）は導通状態であるので負荷Tr（1
3）、Nch Tr（17）、レファレンスメモリセル（10）と
いう電流ルートができ、さらに負荷Tr（13）の抵抗成分
が高いことから負荷Tr（４）の抵抗成分よりも負荷Tr
（13）の抵抗成分の方が低く設定してあるので、データ
メモリセルのレベルが“1"のときはVsense＜Vrefにな
る。そして“L"レベルのセンスアンプ出力（12）Vrefが
比較回路（９）に入力される。

次に、第３図は電位発生回路（18）の出力電圧ＶLの
電源電圧Vccに対する特性を示すグラフである。図３に
おいて、電位発生回路（18）からの出力電圧ＶLの値は
電源電圧Vccの増加に伴い増加している。

従って出力電圧ＶLの増加により、これをゲート電圧
とする負荷Tr（13）の電流駆動能力が下がるため抵抗成
分が高くなり、従来のレファレンスレベルよりも低いレ
ファレンスレベルのセンスアンプ出力（12）Vrefが発生
し、比較回路（９）に入力される。

この時のVccに対するセンスアンプ出力（３）Vsens
e、センスアンプ出力（12）Vrefの状態を第４図に示
す。データメモリセルアレイ（１）のレベルの状態によ
りセンスアンプ出力（３）Vsenseのレベルがデータ“0"
出力レベル、即ち“H"あるいはデータ“1"出力レベル、
即ち“L"となる。従来のレフアレンスレベルであれば、
動作範囲のリミツトは、第４図に示すＡ点まであつた。

しかしながら、この発明によるレフアレンスレベルを
使用すれば、データ“H"レベル及びデータ“L"レベルと
レフアレンスレベルが交わらないので、動作範囲が広く
なり、即ち、図１の負荷Tr（13）が導通状態であるとい
うことは電位発生回路（18）の出力電圧VLが電源電圧Vc
cから負荷Tr（13）のしきい値を引いた電圧以下である
ことを示す。また電位発生回路（18）の出力電圧VLは0V
以上であるから、図３より、電位発生回路（18）の出力
電圧VLは0V以上電源電圧Vccから負荷Tr（13）のしきい
値を引いた電圧以下である。従って、0V以上電源電圧Vc
c未満であるような出力電圧VLを発生する電位発生回路
（18）によりレファレンス側のセンスアンプに設けら
れ、レファレンスレベルを出力するため、レファレンス
レベルに負荷を与える負荷Tr（13）をコントロールする
ことによって、図４に示すレファレンスレベルのセンス
アンプ出力（12）Vrefをデータ“1"出力レベルとデータ
“0"出力レベルの間に維持することができ、低電圧から
高電圧まで動作可能となる。

〔発明の効果〕

以上のように、この発明によれば、データメモリセル
アレイの中の１つのメモリセルの信号を感知し、データ
出力レベルとして出力する第１のセンスアンプと、レフ
ァレンスメモリセル中の１つのメモリセルの信号を感知
し、データ出力レベルと比較されるレファレンスレベル
を出力する第２のセンスアンプと、第２のセンスアンプ
に設けられ、レファレンスレベルを出力するためレファ
レンスレベルに負荷を与える負荷トランジスタと、電源
電圧の上昇に伴い、レファレンスレベルがデータ出力レ
ベルのハイレベルとロウレベルの間に維持されるよう
に、第２のセンスアンプに設けられた負荷トランジスタ
を制御する電位発生回路とを備えたので、動作範囲が広
く、製造が容易なセンスアンプ回路を有する半導体集積
回路装置を得ることができる効果がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路装置の一実施例
によるセンスアンプの回路構成を示すブロツク図、第２
図は、第１図中の電位発生回路の回路図、第３図は第２
図に示す電位発生回路の出力電圧の電源電圧に対する特
性を示すグラフ、第４図は、第１図に示すセンスアンプ
出力の電源電圧に対する特性を示すグラフ、第５図は従
来のセンスアンプの回路構成を示すブロツク図、第６図
は、第５図に示すセンスアンプ出力の電源電圧依存特性
を示すグラフである。図において、（１）はデータメモリセルアレイ、（２）
（11）はメモリドレインライン、（３），（12）はセン
スアンプ出力、（４），（13）は負荷Tr、（５），（1
4）はPch Tr、（６），（７），（８），（15），（1
6），（17），（19）はNch Tr、（９）は比較回路、（1
0）はレフアレンスメモリセル、（18）は電位発生回
路、（20）は抵抗である。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】データメモリセルアレイの中の１つのメモ
リセルの信号を感知し、データ出力レベルとして出力す
る第１のセンスアンプと、レファレンスメモリセルの中の１つのメモリセルの信号
を感知し、前記データ出力レベルと比較されるレファレ
ンスレベルを出力する第２のセンスアンプと、前記第２のセンスアンプに設けられ、前記レファレンス
レベルを出力するためレファレンスレベルに負荷を与え
る負荷トランジスタと、電源電圧の上昇に伴い、前記レファレンスレベルが前記
データ出力レベルのハイレベルとロウレベルの間に維持
されるように、前記第２のセンスアンプに設けられた負
荷トランジスタを制御する電位発生回路とを備えた半導
体集積回路装置。