JPS60167198A

JPS60167198A - 半導体記憶回路

Info

Publication number: JPS60167198A
Application number: JP59022186A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-02-09
Filing date: 1984-02-09
Publication date: 1985-08-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、感知増幅器を備えた半導体記憶回路に関し
、特に感知増幅器においてデータ検出を行なう際のしき
い値電位となる基準電位を、メそリセルの特性に応じて
変化可能とした半導体記憶回路に関する。

〔発明の技術的背景〕

データのリード、ライトが可能なＲＡＭ　（ランダムア
クセスメモリ）やＲＯＭ　（リードオンリメモリ）等の
半導体記憶回路（メモリ）では、メモリセルから読み出
される微少な信号を位を検出するために、高感度な感知
増幅器が用いられている。この感知増幅器は、メモリセ
ルからの読み出し信号電位をしきい値電位である基準信
号電位と比較する仁とによってメモリセルのデータを検
出するものであり、第１図はこのような感知増幅器（以
下センスアンプと称する）が設けられた従来の半導体記
憶回路（メモリ）の栴成を示す。このメモリはＥＦＲＯ
Ｍと呼ばれ、電気的にデータグロダラムが可能な読み出
し専用メモリである。第１図において口は差動回路ＬＪ
およびデータラッチ回路とからなるセンスアンプである
。上記差動回路２０は、ディブレ、シＨノ型（以下り型
と称する）からなる２つの負荷ＭＯ８）ランジスタ２１
．２２、エンハンスメント型（以下Ｅ型と称する）から
なる２つの駆動ＭＯ８）ランジスタ２３．２４およびＤ
型からなる電流源用のＭＯＳ　）ランジスタ２５で構成
され、一方の駆動ＭＯ８）ランジスタ２３のグー）Ｋ供
給される信号電位Ｖムと他方の駆動ＭＯ３）ランジスタ
２４のダートに供給される信号電位ＶＢとの比較増幅を
行ない、この比較結果に応じた相補のデータをＭＯＳ　
）ランジスタ２１゜２３の直列接続点２６およびＭＯＩ
９　）ラン、クスタ２２．２４の直列接続点２７それぞ
れから出力する。上記データラ、チ回路３０は、上記差
動回路２０から出力される相補のデータをラッチするた
めのものであシ、しきい値電圧が略ＯＶに設定された２
つの負荷ＭＯ８）ランジスタ３１゜３２（以下Ｉ型のＭ
ＯＳ　）ランジスタと称する）それぞれおよびＥ型の駆
動ＭＯ８）ランジスタ３３．３４それぞれからなり入出
力端間が交差接続された２つのインバータ３６．３６で
構成されている。　゛また、第１図において、　ＭＯＳ　）ランジスタ４ＪＡ
は浮遊ダート構造を有する複数のメモリセルのうちの１
つである。このメモリセル用ＭＵＳ　）ランジスタ４１
Ａは、データプログラム時にドレイン、ｒ−）に高電圧
が印加されると、インノ’？クトアイオナイゼーシ舊ン
により浮遊デートに電子が注入されて実質的なしきい値
電圧が、たとえば５ｖにされている電源電圧７０以上に
され、′０＃のデータの記憶状態にされる。また、紫外
線を照射することによシ、予め浮遊ダートに蓄えられて
いた電子が放出され、実質的なしきい値電圧がたとえば
１ｖにされ、ｌ＃のデータ記憶状態にされる。このメモ
リセル用ＭＯ８）う／ラスタ４１にのダートは複数の行
線Ｍイのうちの１つに接続されており、ドレイ／は？−
）が複数の列選択線ＣＩ、のうちの１つに接続されてい
るＥ型の列選択用ＭＯＢ　）ランゾスタ４２におよび■
型のＭＯＳ　）ランジスタ４３Ａを介して、前記差動回
路２ｏの一方の駆動Ｍｏｓトランジスタ２３のｆ−）に
接続されている。また、上記ＭＯ８）ランジスタ４２１
，４３１の直列接続点４４にと電源電圧ｙｃ印加点との
間および上記ＭＯ８）ランノスタ２３のダートとｙｃ印
加点との間には、上記メモリセル用ＭＯ８）ランジスタ
４１にの負荷として用いられるＩ型のＭＯＳトランジス
タ４５に、４６Ａそれぞれが接続されている。さらに、
上記ＭＯ８）ランゾスタ４３Ａ１４５Ａのｒ−）には、
■型０Ｍ０８）ランジスタ４７．４８からなる定電位発
生回路りで形成される一定電位が並列的に供給されてい
る。なお、上記ＭＯ８）ランジスタ４３に、４５Ａ、４
６にと定電位発生回路４９とで、メモリセル用ＭＯＳト
ランジスタ４１にのドレインバイアス負荷回路を構成し
ている。

また、第１図回路では、前記メモリセル用ＭＯ８）ラン
ジスタ４１にと同一寸法にすｔ’Ｌ、同様に浮遊ダート
構造を有する基準セル用ＭＯ８）ランジスタ４１Ｂが設
けられている。このＭＯＳトランジスタ４７Ｂのドレイ
ンは、前記列選択１１１ＩＣＬの駆動時における電位と
同様の電位が常時、ダートに供給されているＥ型のＭＯ
Ｓ　）ランジスタ４ｊＢと■型のＭＯＳ　）ランノスタ
４３’Ｂとを介して、前記差動回路ＬＡの他方の駆動Ｍ
Ｏ８）ランジスタ２４のダートに接続されている。また
、上記ＭＯ８）ランジスタ４２８．４ＪＲの直列接続点
４４Ｂと電源電圧ｙｃ印加点との間および上記ＭＯ８）
ランジスタ２４のダシトとｙｃ印加点との間には、上記
基準セル用ＭＯＳトランジスタ４１Ｂの負荷として用い
られる■型のＭＯＳ　）ランジスタ４５Ｂ　、４６Ｂそ
れぞれが接続されている。さらに、上記へ［Ｏ８）ラン
ジスタ４３Ｂ。

４５Ｂのダートには、前記定電位発生回路４９からの一
定電位が並列的に供給されている。そして、上記ＭＯ８
）ランジスタ４３Ｂ　、４５Ｂ　。

４６Ｂと定電位発生回路４９とで、基準セル用ＭＬ）８
　）ランジスタ４１Ｂのドレインバイアス負荷回路を構
成している。そして、上記ＭＯ８）う／ラスタ４２Ｂの
寸法はメモリセル側の対応するＭＯＳ　）ランジスタ４
２にと同様にされ、また基準セル用ＭＯ８）ランジスタ
４１Ｂのドレインバイアス負荷回路内の各ＭＯ８）ラン
ジスタの寸法は、ＭＯＳ　）ランジスタ４６Ｂを除いて
メモリセル側の対応するＭＯＳ　）ランジスタと同様に
されている。すなわち、負荷用のＭＯＳ　）ランジスタ
４６ｉＡのチャネル幅をＷｌ、４６Ｂのチャネルｆ＃Ｊ
をＷ２とすると、Ｗｌ　とＷ２との間にはＷ　１　（Ｗ
２なる関係が成立するように設定されている。また、上
記基準セル用ＭＯ８）ランジスタ４１Ｂのｆｆ−）には
、前記行線ＷＬの駆動時における前記メモリセル用ＭＯ
８）ランジスタ４１Ａのｆ−）に供給される電位と同様
の電位が常時供給されている。すなわち、前記差動回路
２゜に供給される他方の信号電位Ｖｉ＋は、電位Ｖムを
比較する際のしきい値電位として用いられるものであシ
、その値は、前記負荷用ＭＯ８）ランジスタ４６Ｂのチ
ャネル幅Ｗ２が４６１Ｌのチャネル幅Ｗ１　よシも大き
くされているために、前記メモリセル用ＭＯ８）ランジ
スタ４ＪＡの選択時に、このＭＯＳ　）ランジスタ４１
ｋが１＃のデータを記憶しているとき（ＭＯＳ　）ラン
ジスタ４ＪＡはオンしている）の一方の（Ｍ号電位Ｖム
と、ＭＯＳ　）−ランジスタ４ＪＡが０＃のデータを記
憶しているとき（ＭＯＳ　）ランジスタ４１Ａはオフし
ている）の一方の信号電位ｖ’Ａとの中間に設定されて
いる。

このメモリにおいて、たとえばメモリセル用ＭＯ８トラ
ンジスタ４１Ａのデータが“１＃であれば、差動回路２
０の入力信号電位Ｖムが基準信号電位Ｖ＋よりも低くな
シ、この両電位が差動回路２０で比較増幅されることに
よって６０″のデータが検出され、この検出データがデ
ータラッチ回路３０を介して出力される。また、メモリ
セル用ＭＯ８）ランジスタ４１ＡのデータがＯ″である
場合には、■ムがＶｉ＋よシも高くなり、この両電位が
差動回路２０で比較増幅されることによって１１＃のデ
ータが検出される。このように。

メモリセル用ＭＯ８）ランジスタ４１にの記憶データに
応じて、差動回路２ｏでは記憶データと反対レベルのデ
ータ検出が行なわれ、検出されたデータが出力される。

〔背景技術の問題点〕

第２図は上記従来のメモＩＪ　Ｋおける、′ｏ＃ｏ−デ
ータ記憶時力信号電位ＶＡｏ、”１”データ記憶時の入
力信号電位ＶＡ、および基準信号電位ｖ！＋それぞれの
電源電圧（ＶＣ）依存特性を示す特性図である。″′０
＃データ記憶時記憶力信号電位■ム０がｙｃの５ｖの近
辺で折れ曲がっているのは、メモリセル用ＭＯ８）ラン
ジスタイＩＡがＶｃ＝５Ｖの点でオン状態となったため
である。この特性図から明らかなよう・に、基準信号電
位’ＶＢは、動作電源電圧の範囲でｖＡｏとＶム−１の
間の適曲な中間位置に設定する必要がある。゛しかしながら、メモリの記憶容量を商めるため、メモリ
セルは非常に微細化されているので、寸法のばらつき、
しきい値電圧のばらつき等によシメモリセルの特性が大
幅にばらついてしまう。たとえば、オン状態のときのメ
モリセルのオン電流が小さくなったよう々場合、入力信
号電位■ム１は第２図中の破線で示すように元の■ム１
に対して上側に移動するので、基準信号電位ＶＢとの差
があｔシなくなりてしまう。一方、メモリセルのデータ
書き込みが十分に行なわれない場合に、ＶＡｏは第２図
の破線で示すように早く折れ曲がってしまい、このとき
も基準信号電位Ｖｍとの差があまシなくなってしまう。

このため、従来のメモリは、製造゛工程上のばらつき吟
に対し、センスアンプ１ｏの動作マージンがせまくなる
という欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、製造工程上のばらつき
等に対して感知増幅器の動作マージンがせまくならず、
もってばらつき等に対して強固な半導体記憶回路を提供
することにある。

〔発明の概寮〕

この発明による半導体記憶回路では、基準セルに対する
負荷素子を複数設け、これらの負荷素子を複数のヒユー
ズの状態に対応して選択的に動作させることによシ感知
増幅器への基準化号霜、位を設定するようにしている。

このようにすれば、製造工程上のばらつき等に応じて基
準信号電位を設定することができ、これによシ感知増１
１１ｉ、ｉ器の動作マージンが広くされている。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説明する。

第３図はこの発明に係る半導体記憶回路を、従来と同様
のｌＰＲＯＭに実施した場合の構成を示す回路図である
。なお、第１図の従来回路と対応する箇所には同一符号
を付してその説明は省略する。この実施例回路が従来回
路と異なっているところは、従来回路において基準セル
側に設けられている負荷用ＭＯＳトランジスタ４６Ｂに
相当するものが５１に、５１Ｂ、５１Ｃの３つ設けられ
ている点にある。これら３つのＭＯＳ　）ランジスタ５
１に、５１Ｂ、５１Ｃのチャネル幅Ｗ３．Ｗ４　。

Ｗ６の間では次式が成立するように各チャネル幅が予め
設定されている。

Ｗ３＋Ｗｓ＝ｗ、・・・−・　（１）ただし、Ｗ！は従来回路における負荷用ＭＯ８）ランジ
スタ４６Ｂのチャネル幅である。そして、上記１つのＭ
ＯＳ　）ランジスタ５１Ａのｒ−トは１源電圧ｖ５印加
点に常時接続されておシ、残シ２つ（０ＭＯ８）　５７
Ｊｙ、Ｉ　ｓ　Ｉ　Ｂ　、　ｓ　Ｊ　Ｃ（Ｄ’ｒ”　−
）には制御信号Ｓｌｕ８ｍが供給されている。

さらにこの実施例回路では、新たに、上記制御４６号Ｓ
ｌ＋Ｓ！を発生する制御回路６０　、７０が追加されて
いる。上記一方の制御回路すは、入力・ｆルス信号Ｐ１
に応じて制御信号Ｓ１のレベル設定を行なうものであシ
、電源電圧ＶＣ１印加点とアースとの間に直列接続され
、状態保持手段としてのたとえば多結晶シリコンによっ
て構成されたヒユーズ６１およびＥ型のＭＯＳ　）ラン
ジスタロ２と、上記ヒユーズ６ノとＭＯＳ　）ランジス
タロ２との直列接続点６３とアースとの間に接続された
Ｄ型のＭＯＳ　）ランジスタロ４と、Ｄ型の負荷ＭＯ８
）ランジスタロ５およびＥ型の駆動ＭＯ８）ランジスタ
ロ６からなシ入力端が上記直列接続点６３に接続された
インバータ６７とで構成されている。この制御回路６０
では上記ＭＯ８）ランジスタロ２のｆ−）にノヤルス信
号Ｐｌが供給されておシ、前記制御信号Ｓｌは上記イン
バータ６７の出力端から出力されている。

上記他方の制御回路ム」は、入力パルス信号ｐ、に応じ
て制御信号Ｓ２のレベル設定を行なうものであり、ＶＣ
印加点とアースとの間に直列接続され、状態保持手段と
してのたとえば多結晶シリコンによって構成されたヒユ
ーズ７１およびＥ型のＭＯＳ　）ランジスタフ２と、上
記ヒ。

−ズ７１とＭＯＳ　）ランジスタフ２との直列接続点７
３とアースとの間に接続されたＤ型のＭＯＳトランジス
タ７４と、Ｄ型の負荷ＭＯ８）ランジスタフ５．１８そ
れぞれおよびＥ型の駆動ＭＯＳトランジスタ１６．７９
それぞれからなシ、上記直列接続点７３に縦列接続され
た２つのインバータ７７．８０とで構成されている。こ
の制御回路７０では上記ＭＯ８）ランジスタフ２のダー
トにパルス信号Ｐ２が供給されてお）、前記制御信号Ｓ
雪は上記後段のインバータ８θの出力端から出力されて
いる。

次に上記構成でなる回路の動作を説明する。

まず、この回路の製造時に、メモリセル用ＭＯＳトラン
ジスタ４ＺＡに発生する寸法のばらつき、しきい値電圧
のばらつき等が極〈わずかであシ１、その特性のばらつ
きが小さくしかもデータ書き込みが十分に行なわれてい
る場合には、入力パルス信号Ｐ　１　ｒ　Ｐ　２を共に
０”レベルに設定する。

このとき、ヒユーズ６１．７１は溶断されず、各制御回
路６０．７０内の直列接続点６　Ｊ　、　７　、’（は
ヒユーズ６１．１１を介して“１＃レベルに定される。

これによシ、インバータ６７の出力信号として得られる
１つの制御信号Ｓ、は′０”レベルにされる。また、イ
ンバータ８０の出力信号として得られるもう１つの制御
信号Ｓ、は′１”レベルにされる。制御信号Ｓ　１　ｙ
　Ｓ　寥が゛０＃レベル、′１”レベルにされることに
よｆｉ、ＭＯｓトランジスタ５１Ｂがオフ、　ＭＯＳ　
）ランジスタ５１Ｃがオン状態にされる。この状態では
、３つの負荷用ＭＯ８）ランジスタ５１に、５１Ｂ、５
１Ｃのうち５ＪＡと５１Ｃの２つが基準セル用ＭＯ８□
トランジスタ４１Ｂに対する負荷として作用し、このと
きの負荷能力はそれぞれのチャネル幅Ｗ３．Ｗ、の和に
比例したものとなる。そして上記チャネル幅の和Ｗｓ　
＋　ｗ、は前記（１）式で示すように、従来回路におけ
るＭＯＳ　）ランジスタ４６Ｂのチャネル幅Ｗ３と一致
するため、センスアンプ１０に供給される基準信号電位
ＶＢは従来回路と同様の値にされる。したがって、この
ときの電位ＶＢをｖＢｌ　とすると、第４図に示すこの
電位ｖ１１１の電源電圧（ｖｃ）依存特性は、第２図中
のＶＢと同様になる。このとき、メモリセルの特性のば
らつきが小さく、しかもデータ書き込みが十分に行なわ
れているので、′１＃データ記憶時の入力信号電位ｖＡ
ｌおよび“θ″データ記憶時の入力信号電位ＶＡＯのＶ
ｃ依存特性は第２図中の実線のものと同様になシ、電位
Ｖｌｌｌと電位ＶＡＯもしくはｖＡｌとの差を十分に保
つことができる。

この結果、センスアンプ１ｏの動作マージンを広くとる
ことができる。

次にいま、ＭＯＳ　）ランジスタ４ＪＡに寸法のばらつ
き、しきい値電圧のばらつき等が発生してそのオン電流
が規定値よシも小さくなシ、入力信号電位ｖＡ１が第４
図中の破線で示すように元のＶＡＩに対して上側に移動
するような場合には、入力パルス信号ｐ１を所定期間″
１＃レベルに、また入力・９ルス信号Ｐ２を“０＃レベ
ルにそれぞれ設定する。パルス信号Ｐ１が°°１″レベ
ルにされることによｊ２．ＭＯＳ）ランジスタロ２がオ
ン状態にされてヒユーズ６１に大電流が流され、この後
、このヒユーズ６１が溶断される。ヒ一ズ６ノが溶断さ
れた後は、直列接続点６３がＭＯＳ　）ランジスタロ４
によって１０＃レベルに設定される。これによシ、制御
信号Ｓ１が″１＃レベルにされる。このとき、他方の制
御信号Ｓ！はルベルのままである。制御信号ｓ１．ｓ、
が共に″１＃レベルにされることによってＭＯＳ　）ラ
ンジスタ５１Ｂ、５１Ｃが共にオン状態にされる。この
状態では、３つの負荷用ＭＯＳトランジスタ５１に、５
１Ｂ、５１Ｃがすべて基準セル用ＭＯＳトランノスタ４
１ＢＫ対する負荷として作用し、このときの負荷能力は
それぞれのチャネル幅Ｗ３．ｗ４　、Ｗｓの和に比例し
たものとなる。そして上記チャネル幅の和ｗ３＋ｗ４　
＋Ｗｓは前記Ｗ３＋Ｗ６の場合よシも大きなものとなり
、この結果、このとき、センスアンプ１ｏに供給される
基準信号電位Ｖｎ（このときのＶ、をｖＢ、とする）は
以前のＶＢＩよシも高くなる。したがって、この電位ｖ
Ｂ２の電源電圧（Ｖ（！　）依存特性は第４図に示すよ
うにＶｔｌに対して上側に移動したものとなる。このた
め％ＶＡ’ｌが上側に移動した場合であっても、ｖ、、
ｉとｖｌｌｌとの差を十分に保つことができ、この場合
にもセンスアンプ１ｏの動作マージンを広くとることが
できる。

一方、ＭＯＳ　）ランジスタ４１１に対して十分なデー
タ書き込みが行なわれず、入力信号電位ｖＡＯが第４図
中の破線で示すように早く折れ曲がってしまうような場
合には、上記入カノヤルス侶号Ｐ１の代シにＰ、を所定
期間″１″レベルに設定する。このとき、Ｐｌは″０＃
レベルに設定する。ノ９ルス侶号Ｐ、が″１’レベルに
されることによ）、ＭＯＳ　トランジスタ７２がオン状
態にされてヒユーズ７１に大電流が流され、この後、こ
のヒユーズ７１が溶断される。このヒユーズ７１が溶断
された後は、直列接続点７３がＭＯＳトランジスタ７４
によって″０＃レベルに設定される。これにより、制御
信号Ｓ２が００”レベルにされる。このとき、制御回路
６ｏ内のヒユーズ６１は溶断されておらず、その制御信
号Ｓ１は″′Ｏ＃レベルにされている。すなわち、制御
信号Ｓ１＋８１が共に″０＃レベルにされることによっ
てＭＯＳ　）ランジスタ５１Ｂ　、５１Ｃが共にオフ状
態にされる。この状態では、３つの負荷用ＭＯ８ｌ−ラ
ンジスタ５１に、６１Ｂ、５１Ｃのうちただ１つのＭＯ
Ｓ　）ランジスタ＋５ＪＡのみが基準セル用ＭＯ８）ラ
ンジスタ４２Ｂに対する負荷として作用し、このときの
負荷能力はこのＭＯＳ　）ランゾスタ５ＪＡのみのチャ
ネル幅Ｗ３に比例したものとなる。このチャネル幅Ｗ３
は、従来回路におけるＭＯＳ　）ランジスタ４６Ｂのチ
ャネル幅Ｗ２よシも小さな値であるので、このとき、セ
ンスアンプ１０に供給される基準信号電位ＶＢ（このと
きのＶＢをＶＢ３とする）は以前のＶｉｌｌよシも低く
なる。したがって、この電位ｖＢ３のｔ。

源ｉｔ圧（ｖｃ）依存外性は第４図に示すようにｖＩｌ
ｌに対して下側に移動したものとなる。このため、ｖＡ
ｏが早く折れ曲がった場合であっても、ｖＡ。

とＶＢ３との差を十分に保つことができ、この場合にも
センスアンプ１０の動作マージンを広くとることができ
る。

このように上記実施例によれば、製造工程上のばらつき
やデータ書き込み時の特性によってメモリセルの特性が
変化したとしても、ヒユーズ６１．７１の選択的な溶断
によって基準セルに対する負荷能力を変化させ、これに
よって基準信号電位の設定を行なうようにしているので
、センスアンプ１０の動作マージンを常に広くトること
ができる。この結果、製造工程上のばらつき等に対して
強固とすることができる。

なお、この実施例の回路を１チツプに集積化する場合、
入力ｔ４ルス傷号Ｐ１＋Ｐ！は、たとえばアドレス入力
端子に通常印加される電圧よシも高い電圧たとえば２０
Ｖを印加したときに出力信号として″ｌ＃レベルを出力
するような検出回路を用いて得るようにすれば、この信
号ＰしＰ２用の独立した端子を設ける必要はない。もち
ろん、端子に余裕がある場合には、信号Ｐ１＋Ｐ！専用
の端子を設けてもよい。

この発明は上記実施例に限定されるものではなく種々の
変形が可能であることはいうまでもない。たとえば上記
実施例では基準セル用ＭＯＳトランジスタ４１Ｂに対す
る負荷として３つのＭＯＳ　）ランジスタ５１に、５１
Ｂ、５１Ｃを設け、このうちの２つを制御信号Ｓｌ、Ｓ
、に応じてオンもしくはオフ状態に設定することによっ
て３種の基準信号電位を設定する場合について説明した
が、これは必要に応じて３種以上の基準信号電位を設定
するようにしてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、製造工程上のば
らつき等に対して感知増幅器の動作マージンがせまくな
らず、もってこれらばらつき等に対して強固な半導体記
憶回路を提供することができる。

【図面の簡単な説明】

第１図は従来のメモリの回路図、第２図はこのメモリの
特性図、第３図はこの発明の一実施例の回路図、第４図
はこの実施例回路の特性図である。１０・・・センスアンプ、２ｏ・・・差動回路、３０・
・・データラッテ回路、４１ｋ・・・メモリセル用ＭＯ
８）ランジスタ、４１Ｂ・・・基準セル用ＭＯ８）ラン
ノスタ、５ＪＡ、　５ＪＢ、５１Ｃ・・・負荷用ＭＯ８
）ランソスタ、６０．７０・・・制御回路、６Ｊ、７Ｊ
・・・ヒユーズ。出願人代理人　弁理士　鈴　江　武　彦第１図

Claims

【特許請求の範囲】

メモリセルと、このメモリセルに対する負荷手段と、上
記メモリセルのデータ読み出し時に発生する信号電位を
基準信号電位と比較することによシメモリセルのデータ
を感知する感知増幅器と、基準セルと、この基準セルに
対する負荷として用いられる複数の負荷手段と、複数の
状態保持手段の各保持状態に対応して上記複数の負荷手
段を選択的に動作させることによって、上記感知増幅器
に上記基準信号電位を供給する手段とを具備したことを
特徴とする半導体記憶回路。