JPH0528781A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0528781A JPH0528781A JP3186438A JP18643891A JPH0528781A JP H0528781 A JPH0528781 A JP H0528781A JP 3186438 A JP3186438 A JP 3186438A JP 18643891 A JP18643891 A JP 18643891A JP H0528781 A JPH0528781 A JP H0528781A
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Abstract
(57)【要約】
【目的】不揮発性半導体記憶装置におけるビット線・ダ
ミーセル側ビット線の電位およびセンス線・ダミーセル
側センス線の電位を同時に平衡化し、読み出しの高速化
を達成する。 【構成】レベルシフト回路およびシングルエンド型セン
スアンプを用いた二段センス方式の読み出し回路を有す
る不揮発性半導体記憶装置において、本体セル側のビッ
ト線チャージ用トランジスタ４、ビット線トランスファ
ゲート用トランジスタ５、ビット線負荷用トランジスタ
７、ダミーセル側のビット線チャージ用トランジスタ１
４、ビット線トランスファゲート用トランジスタ１５、
ビット線負荷用トランジスタ１７の各サイズの関係が、
ビット線・ダミーセル側ビット線の平衡化条件およびセ
ンス線・ダミーセル側センス線の平衡化条件を同時に満
たすように設定されていることを特徴とする。
ミーセル側ビット線の電位およびセンス線・ダミーセル
側センス線の電位を同時に平衡化し、読み出しの高速化
を達成する。 【構成】レベルシフト回路およびシングルエンド型セン
スアンプを用いた二段センス方式の読み出し回路を有す
る不揮発性半導体記憶装置において、本体セル側のビッ
ト線チャージ用トランジスタ４、ビット線トランスファ
ゲート用トランジスタ５、ビット線負荷用トランジスタ
７、ダミーセル側のビット線チャージ用トランジスタ１
４、ビット線トランスファゲート用トランジスタ１５、
ビット線負荷用トランジスタ１７の各サイズの関係が、
ビット線・ダミーセル側ビット線の平衡化条件およびセ
ンス線・ダミーセル側センス線の平衡化条件を同時に満
たすように設定されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係り、特にレベルシフト回路およびシングルエンド
型センスアンプを用いた二段センス方式の読み出し回路
に関する。
置に係り、特にレベルシフト回路およびシングルエンド
型センスアンプを用いた二段センス方式の読み出し回路
に関する。
【０００２】
【従来の技術】図８は、ＥＰＲＯＭ（紫外線消去・再書
込み可能な読み出し専用メモリ）における読み出し回路
の従来例を示す回路図である。この回路は、M.A.Van Bu
skirk他 "A 200ns 256K HMOSII EPROM" 1983 ISSCC DIG
EST OF TECHNICAL PAPERS, pp.162-163,p.301 あるい
は M.A.Van Buskirk 他 "E-PROMs graduate to 256-Kd
ensity with scaled n-channel process" Electronics/
Feburary24,1983, pp.89-93 に発表された回路と基本的
に同じであるが、説明の便宜上、多少変更している。
込み可能な読み出し専用メモリ）における読み出し回路
の従来例を示す回路図である。この回路は、M.A.Van Bu
skirk他 "A 200ns 256K HMOSII EPROM" 1983 ISSCC DIG
EST OF TECHNICAL PAPERS, pp.162-163,p.301 あるい
は M.A.Van Buskirk 他 "E-PROMs graduate to 256-Kd
ensity with scaled n-channel process" Electronics/
Feburary24,1983, pp.89-93 に発表された回路と基本的
に同じであるが、説明の便宜上、多少変更している。
【０００３】即ち、Ｖccは読み出し電源電位（通常、５
Ｖ）、Ｖssは接地電位、１は記憶されているデータ内容
に応じてビット線２の電位を保持、または放電して低下
させるメモリセル（本体セル）、３は列選択用のエンハ
ンスメント型Ｎチャネルトランジスタ、４はビット線チ
ャージ用のエンハンスメント型Ｎチャネルトランジス
タ、５はビット線トランスファゲート用のエンハンスメ
ント型Ｎチャネルトランジスタ、６はバイアス回路、７
はゲート・ドレイン相互が接続されたビット線負荷用の
エンハンスメント型Ｐチャネルトランジスタ、８はセン
ス線、１１はダミーセル側ビット線１２の電位を放電し
て低下させるダミーセル、１３はダミー列選択用のエン
ハンスメント型Ｎチャネルトランジスタ、１４はダミー
セル側ビット線チャージ用のエンハンスメント型Ｎチャ
ネルトランジスタ、１５はダミーセル側ビット線トラン
スファゲート用のエンハンスメント型Ｎチャネルトラン
ジスタ、１６はダミーセル側のバイアス回路、１７はゲ
ート・ドレイン相互が接続されたダミービット線負荷用
のエンハンスメント型Ｐチャネルトランジスタ、１８は
ダミーセル側センス線、２０は差動型センスアンプであ
る。上記バイアス回路６は、読み出し時に前記トランジ
スタ４および５に所定のバイアス電位（例えば３Ｖ程
度）を供給するためのものである。上記トランジスタ４
および５は基板バイアス効果を含めた閾値電圧が１．５
Ｖ程度となるように設定されており、ビット線電位を
１．５Ｖ程度にクランプするように作用する。このよう
にクランプする理由は、本体セル１の長時間の読み出し
中に誤書込みが生じることを防止することにある。前記
ダミーセル側のバイアス回路１６は上記バイアス回路６
と同様のものであり、ダミーセル側のトランジスタ１４
および１５は上記トランジスタ４および５と同様の作用
によりダミーセル側ビット線電位を１．５Ｖ程度にクラ
ンプする。
Ｖ）、Ｖssは接地電位、１は記憶されているデータ内容
に応じてビット線２の電位を保持、または放電して低下
させるメモリセル（本体セル）、３は列選択用のエンハ
ンスメント型Ｎチャネルトランジスタ、４はビット線チ
ャージ用のエンハンスメント型Ｎチャネルトランジス
タ、５はビット線トランスファゲート用のエンハンスメ
ント型Ｎチャネルトランジスタ、６はバイアス回路、７
はゲート・ドレイン相互が接続されたビット線負荷用の
エンハンスメント型Ｐチャネルトランジスタ、８はセン
ス線、１１はダミーセル側ビット線１２の電位を放電し
て低下させるダミーセル、１３はダミー列選択用のエン
ハンスメント型Ｎチャネルトランジスタ、１４はダミー
セル側ビット線チャージ用のエンハンスメント型Ｎチャ
ネルトランジスタ、１５はダミーセル側ビット線トラン
スファゲート用のエンハンスメント型Ｎチャネルトラン
ジスタ、１６はダミーセル側のバイアス回路、１７はゲ
ート・ドレイン相互が接続されたダミービット線負荷用
のエンハンスメント型Ｐチャネルトランジスタ、１８は
ダミーセル側センス線、２０は差動型センスアンプであ
る。上記バイアス回路６は、読み出し時に前記トランジ
スタ４および５に所定のバイアス電位（例えば３Ｖ程
度）を供給するためのものである。上記トランジスタ４
および５は基板バイアス効果を含めた閾値電圧が１．５
Ｖ程度となるように設定されており、ビット線電位を
１．５Ｖ程度にクランプするように作用する。このよう
にクランプする理由は、本体セル１の長時間の読み出し
中に誤書込みが生じることを防止することにある。前記
ダミーセル側のバイアス回路１６は上記バイアス回路６
と同様のものであり、ダミーセル側のトランジスタ１４
および１５は上記トランジスタ４および５と同様の作用
によりダミーセル側ビット線電位を１．５Ｖ程度にクラ
ンプする。
【０００４】上記回路は、本体セル１からの読み出し電
位をセンスアンプ２０に入力してリファレンス電位（ダ
ミーセル１１からの読み出し電位）と比較するシングル
エンド型センスアンプ方式が用いられている。また、本
体セル１からの読み出し電位をビット線トランスファゲ
ート用のトランジスタ５により増幅した後にセンスアン
プ２０に入力する二段センス方式が用いられている。
位をセンスアンプ２０に入力してリファレンス電位（ダ
ミーセル１１からの読み出し電位）と比較するシングル
エンド型センスアンプ方式が用いられている。また、本
体セル１からの読み出し電位をビット線トランスファゲ
ート用のトランジスタ５により増幅した後にセンスアン
プ２０に入力する二段センス方式が用いられている。
【０００５】次に、上記回路の動作を説明する。本体セ
ル１が書込み状態（オフ状態）であると、列選択用トラ
ンジスタ３がオン状態の時にビット線２の電位は高レベ
ルになり、この高レベルは本例では１．５Ｖになる。上
記とは逆に、本体セル１が非書込み状態（オン状態）で
あると、列選択用トランジスタ３がオン状態の時にビッ
ト線２の電位は低レベルになり、この低レベルはビット
線チャージ用トランジスタ４およびビット線トランスフ
ァゲート用トランジスタ５のサイズを調整すれば１．２
Ｖにすることが可能である。従って、ビット線電位を
０．３Ｖ程度の振幅に絞り込むことが可能になる。ま
た、ビット線負荷用トランジスタ７の閾値電圧が−１．
０Ｖであると、ビット線電位が高レベル（１．５Ｖ）の
時にセンス線８の電位は４Ｖになり、ビット線負荷用ト
ランジスタ７のサイズを調整することにより、ビット線
電位が低レベル（１．２Ｖ）の時にセンス線８の電位を
例えば３Ｖにすることが可能になる。即ち、ビット線２
の僅かな振幅（０．３Ｖ）が１Ｖに増幅されるようにな
る。以後、このようにビット線電位の小さな振幅をトラ
ンスファゲート用トランジスタ５および負荷用トランジ
スタ７を用いて増幅する回路方式をレベルシフト回路方
式と呼ぶことにする。
ル１が書込み状態（オフ状態）であると、列選択用トラ
ンジスタ３がオン状態の時にビット線２の電位は高レベ
ルになり、この高レベルは本例では１．５Ｖになる。上
記とは逆に、本体セル１が非書込み状態（オン状態）で
あると、列選択用トランジスタ３がオン状態の時にビッ
ト線２の電位は低レベルになり、この低レベルはビット
線チャージ用トランジスタ４およびビット線トランスフ
ァゲート用トランジスタ５のサイズを調整すれば１．２
Ｖにすることが可能である。従って、ビット線電位を
０．３Ｖ程度の振幅に絞り込むことが可能になる。ま
た、ビット線負荷用トランジスタ７の閾値電圧が−１．
０Ｖであると、ビット線電位が高レベル（１．５Ｖ）の
時にセンス線８の電位は４Ｖになり、ビット線負荷用ト
ランジスタ７のサイズを調整することにより、ビット線
電位が低レベル（１．２Ｖ）の時にセンス線８の電位を
例えば３Ｖにすることが可能になる。即ち、ビット線２
の僅かな振幅（０．３Ｖ）が１Ｖに増幅されるようにな
る。以後、このようにビット線電位の小さな振幅をトラ
ンスファゲート用トランジスタ５および負荷用トランジ
スタ７を用いて増幅する回路方式をレベルシフト回路方
式と呼ぶことにする。
【０００６】ここで、ダミーセル１１、ダミーセル側の
列選択用トランジスタ１３、ビット線チャージ用トラン
ジスタ１４およびダミービット線トランスファゲート用
トランジスタ１５の各サイズ（チャネル幅Ｗ／チャネル
長Ｌ）を、それぞれ対応して、本体セル１、本体セル側
の列選択用トランジスタ３、ビット線チャージ用トラン
ジスタ４およびビット線トランスファゲート用トランジ
スタ５の各サイズと同一に設定しておくものとする。従
って、ダミーセル１１を非書込み状態に設定すると共に
その制御ゲートに読み出し電源電位Ｖccを与えることに
より、選択された本体セル１が非書込み状態である場合
に、ビット線チャージ用トランジスタ４およびダミーセ
ル側ビット線チャージ用トランジスタ１４には同じ電流
量が流れることになる。そこで、ダミーセル側ビット線
負荷用トランジスタ１７のサイズを本体セル側ビット線
負荷用トランジスタ７のサイズよりも大きく設定するこ
とにより、ダミーセル側ビット線負荷用トランジスタ１
７のコンダクタンスを本体セル側ビット線負荷用トラン
ジスタ７のコンダクタンスよりも高く設定しておけば、
ダミーセル側センス線１８の電位は本体セル側センス線
８の低レベルよりも高くなる。同時に、ダミーセル側ビ
ット線負荷用トランジスタ１７のコンダクタンスを調整
することにより、ダミーセル側センス線１８の電位が本
体セル側センス線８の高レベルよりも低くなるように
（本体セル側センス線８の低レベルと高レベルとの中間
電位となるように）設定することが可能になる。従っ
て、本体セル側センス線８の電位とダミーセル側センス
線１８の電位とを差動型のセンスアンプ２０で比較して
増幅することにより、本体セル１が書込み状態であるか
否かを判別することが可能になる。
列選択用トランジスタ１３、ビット線チャージ用トラン
ジスタ１４およびダミービット線トランスファゲート用
トランジスタ１５の各サイズ（チャネル幅Ｗ／チャネル
長Ｌ）を、それぞれ対応して、本体セル１、本体セル側
の列選択用トランジスタ３、ビット線チャージ用トラン
ジスタ４およびビット線トランスファゲート用トランジ
スタ５の各サイズと同一に設定しておくものとする。従
って、ダミーセル１１を非書込み状態に設定すると共に
その制御ゲートに読み出し電源電位Ｖccを与えることに
より、選択された本体セル１が非書込み状態である場合
に、ビット線チャージ用トランジスタ４およびダミーセ
ル側ビット線チャージ用トランジスタ１４には同じ電流
量が流れることになる。そこで、ダミーセル側ビット線
負荷用トランジスタ１７のサイズを本体セル側ビット線
負荷用トランジスタ７のサイズよりも大きく設定するこ
とにより、ダミーセル側ビット線負荷用トランジスタ１
７のコンダクタンスを本体セル側ビット線負荷用トラン
ジスタ７のコンダクタンスよりも高く設定しておけば、
ダミーセル側センス線１８の電位は本体セル側センス線
８の低レベルよりも高くなる。同時に、ダミーセル側ビ
ット線負荷用トランジスタ１７のコンダクタンスを調整
することにより、ダミーセル側センス線１８の電位が本
体セル側センス線８の高レベルよりも低くなるように
（本体セル側センス線８の低レベルと高レベルとの中間
電位となるように）設定することが可能になる。従っ
て、本体セル側センス線８の電位とダミーセル側センス
線１８の電位とを差動型のセンスアンプ２０で比較して
増幅することにより、本体セル１が書込み状態であるか
否かを判別することが可能になる。
【０００７】ところで、従来、ＳＲＡＭ（スタティック
型メモリ）やＤＲＡＭ（ダイナミック型メモリ）では、
相補的なビット線対の電位を平衡化（イコライズ）する
技術により読み出し動作の高速化を達成している。この
平衡化のために使用されるパルス信号（イコライズ信
号）は、外部から供給される場合と、アドレス信号入力
の遷移を検知して所定パルス幅の信号を発生する内部回
路（アドレス遷移検知回路）で発生される場合とがあ
る。
型メモリ）やＤＲＡＭ（ダイナミック型メモリ）では、
相補的なビット線対の電位を平衡化（イコライズ）する
技術により読み出し動作の高速化を達成している。この
平衡化のために使用されるパルス信号（イコライズ信
号）は、外部から供給される場合と、アドレス信号入力
の遷移を検知して所定パルス幅の信号を発生する内部回
路（アドレス遷移検知回路）で発生される場合とがあ
る。
【０００８】そこで、前記図８の回路においても、前記
ビット線２の電位とダミーセル側ビット線１２の電位、
または、センス線８の電位とダミーセル側センス線１８
の電位とを平衡化し、読み出しの高速化を達成すること
が期待される。
ビット線２の電位とダミーセル側ビット線１２の電位、
または、センス線８の電位とダミーセル側センス線１８
の電位とを平衡化し、読み出しの高速化を達成すること
が期待される。
【０００９】従来、図８の回路を基本として上記したよ
うな平衡化技術の適用を試みた例がある。それを示す代
表的な文献としては、W.Ip 他 "256Kb CMOS EPROM " F
eb.1984,ISSCC DIGEST OF TECHNICAL PAPERS, pp.138-1
39,(Fig.3) や H.Nakai 他" A 36ns 1M bit CMOS EPRO
M with new data sensing technique " Symposiumon VL
SI Circuits,pp.95-96,1990 (Fig.1)が挙げられる。前
者は、ビット線・ダミーセル側ビット線の電位のみを平
衡化しており、後者は、センス線・ダミーセル側センス
線の電位のみを平衡化している。
うな平衡化技術の適用を試みた例がある。それを示す代
表的な文献としては、W.Ip 他 "256Kb CMOS EPROM " F
eb.1984,ISSCC DIGEST OF TECHNICAL PAPERS, pp.138-1
39,(Fig.3) や H.Nakai 他" A 36ns 1M bit CMOS EPRO
M with new data sensing technique " Symposiumon VL
SI Circuits,pp.95-96,1990 (Fig.1)が挙げられる。前
者は、ビット線・ダミーセル側ビット線の電位のみを平
衡化しており、後者は、センス線・ダミーセル側センス
線の電位のみを平衡化している。
【００１０】しかし、ビット線・ダミーセル側ビット線
の電位およびセンス線・ダミーセル側センス線の電位を
同時に平衡化することに成功したことを示す文献は見当
たらない。これは、後述する理由のように、センス線・
ダミーセル側センス線の平衡化条件とセンス線・ダミー
セル側センス線の平衡化条件とがうまく整合していない
ためであると思われる。
の電位およびセンス線・ダミーセル側センス線の電位を
同時に平衡化することに成功したことを示す文献は見当
たらない。これは、後述する理由のように、センス線・
ダミーセル側センス線の平衡化条件とセンス線・ダミー
セル側センス線の平衡化条件とがうまく整合していない
ためであると思われる。
【００１１】以下、図８の回路に対して、ビット線・ダ
ミーセル側ビット線の電位およびセンス線・ダミーセル
側センス線の電位を同時に平衡化する技術を適用する場
合を考察する。この場合に考えられる回路は、図９に示
すように、ビット線・ダミーセル側ビット線間にイコラ
イズ用のエンハンスメント型Ｎチャネルトランジスタ９
１を接続し、センス線・ダミーセル側センス線間にイコ
ライズ用のエンハンスメント型Ｎチャネルトランジスタ
９２およびエンハンスメント型Ｐチャネルトランジスタ
９３を並列に接続する。そして、アドレス遷移検知回路
（図示せず）で発生される相補的なイコライズ信号φ
ｐ、／φｐのうちの信号φｐを上記Ｎチャネルトランジ
スタ９１および９２の各ゲートに供給し、信号／φｐを
上記Ｐチャネルトランジスタ９３のゲートに供給する。
ミーセル側ビット線の電位およびセンス線・ダミーセル
側センス線の電位を同時に平衡化する技術を適用する場
合を考察する。この場合に考えられる回路は、図９に示
すように、ビット線・ダミーセル側ビット線間にイコラ
イズ用のエンハンスメント型Ｎチャネルトランジスタ９
１を接続し、センス線・ダミーセル側センス線間にイコ
ライズ用のエンハンスメント型Ｎチャネルトランジスタ
９２およびエンハンスメント型Ｐチャネルトランジスタ
９３を並列に接続する。そして、アドレス遷移検知回路
（図示せず）で発生される相補的なイコライズ信号φ
ｐ、／φｐのうちの信号φｐを上記Ｎチャネルトランジ
スタ９１および９２の各ゲートに供給し、信号／φｐを
上記Ｐチャネルトランジスタ９３のゲートに供給する。
【００１２】図１０は、上記図９の回路において、ダミ
ーセル側ビット線負荷用トランジスタ１７とビット線負
荷用トランジスタ７とのサイズ比が２．５であると仮定
した場合の読み出し動作時におけるイコライズ信号φｐ
の波形と、ビット線電位、ダミーセル側ビット線電位、
センス線電位、ダミーセル側センス線電位の波形を示
す。この図は、選択された本体セル１が書込み状態であ
ってセル電流が零であり、ビット線電位が低レベルから
最終的に高レベルに切り換わる様子を示している。
ーセル側ビット線負荷用トランジスタ１７とビット線負
荷用トランジスタ７とのサイズ比が２．５であると仮定
した場合の読み出し動作時におけるイコライズ信号φｐ
の波形と、ビット線電位、ダミーセル側ビット線電位、
センス線電位、ダミーセル側センス線電位の波形を示
す。この図は、選択された本体セル１が書込み状態であ
ってセル電流が零であり、ビット線電位が低レベルから
最終的に高レベルに切り換わる様子を示している。
【００１３】まず、列選択用トランジスタ３およびダミ
ーセル側列選択用トランジスタ１３がそれぞれオン状態
であってイコライズ信号φｐ、／φｐが発生する前の期
間ｔ1 では、本体セル１もダミーセル１１もオン状態で
あり、それぞれの負荷に同じ大きさの電流を流すので、
ビット線電位およびダミーセル側ビット線電位はそれぞ
れ低レベルである。この場合、ビット線電位の低レベル
は３Ｖ、ダミーセル側ビット線電位の低レベルは３．５
Ｖ（中間電位）である。次に、イコライズ信号φｐ、／
φｐが発生している期間ｔ2 では、イコライズ用の各ト
ランジスタがそれぞれオン状態になり、ビット線電位と
ダミーセル側ビット線電位とは同一になり、センス線電
位とダミーセル側センス線電位とは同一になる。次に、
イコライズ信号φｐ、／φｐの発生が終了した直後の期
間ｔ3では、ビット線２およびダミーセル側ビット線１
２は、その容量が大きいのでしばらくは同一電位にとど
まる。しかし、センス線８およびダミーセル側センス線
１８は、その容量がビット線２およびダミーセル側ビッ
ト線１２の容量よりも小さく、しかも、ビット線側の負
荷用トランジスタ４およびトランスファゲート用トラン
ジスタ５のサイズ比とダミービット線側の負荷用トラン
ジスタ１４およびトランスファゲート用トランジスタ１
５のサイズ比とが異なるので、一瞬の間だけ最終的に落
ち着くべき電位関係とは逆の電位関係になり易い。この
後の期間ｔ4 では、ビット線２が最終的に落ち着くべき
電位に向かい、ビット線・ダミーセル側ビット線間に電
位差が生じ始め、センス線・ダミーセル側センス線もそ
れぞれ最終的に落ち着くべき電位に向かう。そして、期
間ｔ5 では、ビット線・ダミーセル側ビット線およびセ
ンス線・ダミーセル側センス線がそれぞれ最終的な電位
に落ち着く。
ーセル側列選択用トランジスタ１３がそれぞれオン状態
であってイコライズ信号φｐ、／φｐが発生する前の期
間ｔ1 では、本体セル１もダミーセル１１もオン状態で
あり、それぞれの負荷に同じ大きさの電流を流すので、
ビット線電位およびダミーセル側ビット線電位はそれぞ
れ低レベルである。この場合、ビット線電位の低レベル
は３Ｖ、ダミーセル側ビット線電位の低レベルは３．５
Ｖ（中間電位）である。次に、イコライズ信号φｐ、／
φｐが発生している期間ｔ2 では、イコライズ用の各ト
ランジスタがそれぞれオン状態になり、ビット線電位と
ダミーセル側ビット線電位とは同一になり、センス線電
位とダミーセル側センス線電位とは同一になる。次に、
イコライズ信号φｐ、／φｐの発生が終了した直後の期
間ｔ3では、ビット線２およびダミーセル側ビット線１
２は、その容量が大きいのでしばらくは同一電位にとど
まる。しかし、センス線８およびダミーセル側センス線
１８は、その容量がビット線２およびダミーセル側ビッ
ト線１２の容量よりも小さく、しかも、ビット線側の負
荷用トランジスタ４およびトランスファゲート用トラン
ジスタ５のサイズ比とダミービット線側の負荷用トラン
ジスタ１４およびトランスファゲート用トランジスタ１
５のサイズ比とが異なるので、一瞬の間だけ最終的に落
ち着くべき電位関係とは逆の電位関係になり易い。この
後の期間ｔ4 では、ビット線２が最終的に落ち着くべき
電位に向かい、ビット線・ダミーセル側ビット線間に電
位差が生じ始め、センス線・ダミーセル側センス線もそ
れぞれ最終的に落ち着くべき電位に向かう。そして、期
間ｔ5 では、ビット線・ダミーセル側ビット線およびセ
ンス線・ダミーセル側センス線がそれぞれ最終的な電位
に落ち着く。
【００１４】このように、従来の回路に対して、ビット
線・ダミーセル側ビット線の電位およびセンス線・ダミ
ーセル側センス線の電位の平衡化技術を単純に適用した
場合には、平衡化の解除後に、センス線・ダミーセル側
センス線間の電位関係が一時的に逆転し、センスアンプ
２０から一時的に逆データが出力し、アクセスタイムの
高速化を妨げるという問題がある。
線・ダミーセル側ビット線の電位およびセンス線・ダミ
ーセル側センス線の電位の平衡化技術を単純に適用した
場合には、平衡化の解除後に、センス線・ダミーセル側
センス線間の電位関係が一時的に逆転し、センスアンプ
２０から一時的に逆データが出力し、アクセスタイムの
高速化を妨げるという問題がある。
【００１５】また、図８の回路は、本体セル１がオンし
た時の読み出し電流（以下、セル電流という。）が少な
くなると、本体セル１のスイッチング速度が急速に低下
し、読み出し速度がセル電流に大きく依存するという問
題がある。
た時の読み出し電流（以下、セル電流という。）が少な
くなると、本体セル１のスイッチング速度が急速に低下
し、読み出し速度がセル電流に大きく依存するという問
題がある。
【００１６】
【発明が解決しようとする課題】上記したように従来の
不揮発性半導体記憶装置で多く採用されているレベルシ
フト回路およびシングルエンド型センスアンプを用いた
二段センス方式の読み出し回路は、ビット線・ダミーセ
ル側ビット線またはセンス線・ダミーセル側センス線の
いずれか一方側に対してしか平衡化していないので、読
み出しの高速化が十分に達成されないという問題、読み
出し速度がセル電流に大きく依存するという問題があっ
た。
不揮発性半導体記憶装置で多く採用されているレベルシ
フト回路およびシングルエンド型センスアンプを用いた
二段センス方式の読み出し回路は、ビット線・ダミーセ
ル側ビット線またはセンス線・ダミーセル側センス線の
いずれか一方側に対してしか平衡化していないので、読
み出しの高速化が十分に達成されないという問題、読み
出し速度がセル電流に大きく依存するという問題があっ
た。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、ビット線・ダミーセル側ビット線の電位およ
びセンス線・ダミーセル側センス線の電位を同時に平衡
化することが可能になり、読み出しの高速化を十分に達
成し得る不揮発性半導体記憶装置を提供することを目的
とする。
たもので、ビット線・ダミーセル側ビット線の電位およ
びセンス線・ダミーセル側センス線の電位を同時に平衡
化することが可能になり、読み出しの高速化を十分に達
成し得る不揮発性半導体記憶装置を提供することを目的
とする。
【００１８】また、本発明の他の目的は、読み出し速度
のセル電流に対する依存性が少なく、セル電流が少なく
ても読み出し速度の低下が少なくて済む不揮発性半導体
記憶装置を提供することにある。
のセル電流に対する依存性が少なく、セル電流が少なく
ても読み出し速度の低下が少なくて済む不揮発性半導体
記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明は、レベルシフト
回路およびシングルエンド型センスアンプを用いた二段
センス方式の読み出し回路を有する不揮発性半導体記憶
装置において、本体セル側のビット線チャージ用トラン
ジスタ、ビット線トランスファゲート用トランジスタ、
ビット線負荷用トランジスタ、ダミーセル側のビット線
チャージ用トランジスタ、ビット線トランスファゲート
用トランジスタ、ビット線負荷用トランジスタの各サイ
ズの関係が、ビット線・ダミーセル側ビット線の平衡化
条件およびセンス線・ダミーセル側センス線の平衡化条
件を同時に満たすように設定されていることを特徴とす
る。
回路およびシングルエンド型センスアンプを用いた二段
センス方式の読み出し回路を有する不揮発性半導体記憶
装置において、本体セル側のビット線チャージ用トラン
ジスタ、ビット線トランスファゲート用トランジスタ、
ビット線負荷用トランジスタ、ダミーセル側のビット線
チャージ用トランジスタ、ビット線トランスファゲート
用トランジスタ、ビット線負荷用トランジスタの各サイ
ズの関係が、ビット線・ダミーセル側ビット線の平衡化
条件およびセンス線・ダミーセル側センス線の平衡化条
件を同時に満たすように設定されていることを特徴とす
る。
【００２０】また、本発明は、レベルシフト回路および
シングルエンド型センスアンプを用いた二段センス方式
の読み出し回路を有する不揮発性半導体記憶装置におい
て、ビット線・ダミーセル側ビット線の電位およびセン
ス線・ダミーセル側センス線の電位がそれぞれ平衡化さ
れている間にビット線・ダミーセル側ビット線を放電す
る回路を具備することを特徴とする。
シングルエンド型センスアンプを用いた二段センス方式
の読み出し回路を有する不揮発性半導体記憶装置におい
て、ビット線・ダミーセル側ビット線の電位およびセン
ス線・ダミーセル側センス線の電位がそれぞれ平衡化さ
れている間にビット線・ダミーセル側ビット線を放電す
る回路を具備することを特徴とする。
【００２１】
【作用】ビット線側の負荷用のＰチャネルトランジスタ
およびトランスファゲート用トランジスタのサイズ比と
ダミービット線側の負荷用のＰチャネルトランジスタお
よびトランスファゲート用トランジスタのサイズ比とが
等しく設定されているので、ビット線・ダミーセル側ビ
ット線の電位およびセンス線・ダミーセル側センス線の
電位の平衡化の解除後に、センス線・ダミーセル側セン
ス線間の電位関係が一時的に逆転することが防止され
る。
およびトランスファゲート用トランジスタのサイズ比と
ダミービット線側の負荷用のＰチャネルトランジスタお
よびトランスファゲート用トランジスタのサイズ比とが
等しく設定されているので、ビット線・ダミーセル側ビ
ット線の電位およびセンス線・ダミーセル側センス線の
電位の平衡化の解除後に、センス線・ダミーセル側セン
ス線間の電位関係が一時的に逆転することが防止され
る。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＥＰＲ
ＯＭの一部を示す回路図である。
に説明する。図１は、本発明の第１実施例に係るＥＰＲ
ＯＭの一部を示す回路図である。
【００２３】この回路は、前述した従来例の図８の回路
に対して、ビット線・ダミーセル側ビット線の電位およ
びセンス線・ダミーセル側センス線の電位を同時に平衡
化する技術を適用したものであり、前述した図９の回路
と比べてトランジスタのサイズ関係が一部異なると共に
ダミーセル回路２１が異なっており、図９中と同一部分
には同一符号を付している。図１の回路では、 トランジスタ７のサイズ／トランジスタ５のサイズ＝ト
ランジスタ１７のサイズ／トランジスタ１５のサイズ＝
Ｒ１ に設定されている。換言すれば、 トランジスタ１７のサイズ／トランジスタ７のサイズ ＝トランジスタ１５のサイズ／トランジスタ５のサイズ＝Ｒ1 …（１） に設定されている。
に対して、ビット線・ダミーセル側ビット線の電位およ
びセンス線・ダミーセル側センス線の電位を同時に平衡
化する技術を適用したものであり、前述した図９の回路
と比べてトランジスタのサイズ関係が一部異なると共に
ダミーセル回路２１が異なっており、図９中と同一部分
には同一符号を付している。図１の回路では、 トランジスタ７のサイズ／トランジスタ５のサイズ＝ト
ランジスタ１７のサイズ／トランジスタ１５のサイズ＝
Ｒ１ に設定されている。換言すれば、 トランジスタ１７のサイズ／トランジスタ７のサイズ ＝トランジスタ１５のサイズ／トランジスタ５のサイズ＝Ｒ1 …（１） に設定されている。
【００２４】また、ビット線チャージ用トランジスタ４
やダミーセル側ビット線チャージ用トランジスタ１４が
設けられている場合には、（トランジスタ１４のサイズ
とトランジスタ１５のサイズとの和）と（トランジスタ
４のサイズとトランジスタ５のサイズとの和）とのサイ
ズ比Ｒ2 が２．５に設定されている。即ち、 トランジスタ１４、１５の合計サイズ／トランジスタ４、５の合計サイズ ＝Ｒｂ＝２．５ …（２） である。上式（１）、（２）から、本体セル側のチャー
ジ用トランジスタ４のサイズとトランスファゲート用ト
ランジスタ５のサイズとが満たすべき関係は、 （トランジスタ１４および１５のサイズ比）＋１ ＝｛１＋（トランジスタ４および５のサイズ比）｝Ｒ2 ／Ｒ1 …（３） となる。ここで、トランジスタ４および５のサイズが等
しく、Ｒ1 ＝Ｒ2 ＝２．５と仮定した場合、上式（３）
から、 トランジスタ１４のサイズ＝トランジスタ１５のサイズ
＝２．５×（トランジスタ５のサイズ）＝２．５×（ト
ランジスタ４のサイズ） となる。また、トランジスタ４および５のサイズが等し
く、Ｒ1 ＝１、Ｒ2 ＝２．５と仮定した場合、上式
（３）から、 トランジスタ１４のサイズ＝４×（トランジスタ１５の
サイズ） トランジスタ１５のサイズ＝トランジスタ５のサイズ＝
トランジスタ４のサイズ となる。
やダミーセル側ビット線チャージ用トランジスタ１４が
設けられている場合には、（トランジスタ１４のサイズ
とトランジスタ１５のサイズとの和）と（トランジスタ
４のサイズとトランジスタ５のサイズとの和）とのサイ
ズ比Ｒ2 が２．５に設定されている。即ち、 トランジスタ１４、１５の合計サイズ／トランジスタ４、５の合計サイズ ＝Ｒｂ＝２．５ …（２） である。上式（１）、（２）から、本体セル側のチャー
ジ用トランジスタ４のサイズとトランスファゲート用ト
ランジスタ５のサイズとが満たすべき関係は、 （トランジスタ１４および１５のサイズ比）＋１ ＝｛１＋（トランジスタ４および５のサイズ比）｝Ｒ2 ／Ｒ1 …（３） となる。ここで、トランジスタ４および５のサイズが等
しく、Ｒ1 ＝Ｒ2 ＝２．５と仮定した場合、上式（３）
から、 トランジスタ１４のサイズ＝トランジスタ１５のサイズ
＝２．５×（トランジスタ５のサイズ）＝２．５×（ト
ランジスタ４のサイズ） となる。また、トランジスタ４および５のサイズが等し
く、Ｒ1 ＝１、Ｒ2 ＝２．５と仮定した場合、上式
（３）から、 トランジスタ１４のサイズ＝４×（トランジスタ１５の
サイズ） トランジスタ１５のサイズ＝トランジスタ５のサイズ＝
トランジスタ４のサイズ となる。
【００２５】このように、前式（１）、（２）から、本
体セル側のチャージ用トランジスタ４のサイズとトラン
スファゲート用トランジスタ５のサイズとが満たすべき
具体的な関係は無数に生じるが、要するに、ビット線・
ダミーセル側ビット線の電位およびセンス線・ダミーセ
ル側センス線の電位を同時に平衡化するための条件は、
前式（１）のように、ビット線側の負荷用トランジスタ
７およびトランスファゲート用トランジスタ５のコンダ
クタンス比とダミービット線側の負荷用トランジスタ１
７およびトランスファゲート用トランジスタ１５のコン
ダクタンス比とをほぼ等しく（１前後の所定範囲内、例
えば０．９〜１の範囲内であればよい。）設定すること
に尽きる。図１の回路において、上記（１）式の条件を
満たすための比較的簡単な回路例は、負荷側の条件を対
称に設定し、即ち、 トランジスタ１７のサイズ＝トランジスタ７のサイズ トランジスタ１５のサイズ＝トランジスタ５のサイズ トランジスタ１４のサイズ＝トランジスタ４のサイズ
体セル側のチャージ用トランジスタ４のサイズとトラン
スファゲート用トランジスタ５のサイズとが満たすべき
具体的な関係は無数に生じるが、要するに、ビット線・
ダミーセル側ビット線の電位およびセンス線・ダミーセ
ル側センス線の電位を同時に平衡化するための条件は、
前式（１）のように、ビット線側の負荷用トランジスタ
７およびトランスファゲート用トランジスタ５のコンダ
クタンス比とダミービット線側の負荷用トランジスタ１
７およびトランスファゲート用トランジスタ１５のコン
ダクタンス比とをほぼ等しく（１前後の所定範囲内、例
えば０．９〜１の範囲内であればよい。）設定すること
に尽きる。図１の回路において、上記（１）式の条件を
満たすための比較的簡単な回路例は、負荷側の条件を対
称に設定し、即ち、 トランジスタ１７のサイズ＝トランジスタ７のサイズ トランジスタ１５のサイズ＝トランジスタ５のサイズ トランジスタ１４のサイズ＝トランジスタ４のサイズ
【００２６】に設定し、ダミーセル側の電流をセル電流
の１／Ｒ2 ＝１／２．５＝０．４倍にすることである。
これを実現する具体的な回路例としては、図９中のダミ
ーセル１１に代えてダミーセル回路２１を用いている。
の１／Ｒ2 ＝１／２．５＝０．４倍にすることである。
これを実現する具体的な回路例としては、図９中のダミ
ーセル１１に代えてダミーセル回路２１を用いている。
【００２７】このダミーセル回路２１は、本体セルと同
一形状のセル１´を５個直列したものを２組並列に接続
し、各セルの制御ゲートに読み出し電源電位Ｖccを与え
ることにより、セル電流の０．４倍の電流を得るもので
ある。
一形状のセル１´を５個直列したものを２組並列に接続
し、各セルの制御ゲートに読み出し電源電位Ｖccを与え
ることにより、セル電流の０．４倍の電流を得るもので
ある。
【００２８】上記したように（１）式の条件を満たすこ
とで、ビット線・ダミーセル側ビット線の電位およびセ
ンス線・ダミーセル側センス線の電位の平衡化の解除後
に、センス線・ダミーセル側センス線間の電位関係が一
時的に逆転することが防止され、センスアンプ２０から
一時的に逆データが出力することが防止され、読み出し
の高速化が十分に達成される。
とで、ビット線・ダミーセル側ビット線の電位およびセ
ンス線・ダミーセル側センス線の電位の平衡化の解除後
に、センス線・ダミーセル側センス線間の電位関係が一
時的に逆転することが防止され、センスアンプ２０から
一時的に逆データが出力することが防止され、読み出し
の高速化が十分に達成される。
【００２９】図２は、図１の回路の読み出し動作時にお
けるイコライズ信号φｐの波形と、ビット線電位、ダミ
ーセル側ビット線電位、センス線電位、ダミーセル側セ
ンス線電位の波形を示す。この図は、選択された本体セ
ル１が書込み状態であってセル電流が零であり、ビット
線電位が低レベルから最終的に高レベルに切り換わる様
子を示している。図１０を参照して前述した図９の回路
の読み出し動作と比べて、期間ｔ2 〜ｔ4 の動作波形が
改善されていることが分る。
けるイコライズ信号φｐの波形と、ビット線電位、ダミ
ーセル側ビット線電位、センス線電位、ダミーセル側セ
ンス線電位の波形を示す。この図は、選択された本体セ
ル１が書込み状態であってセル電流が零であり、ビット
線電位が低レベルから最終的に高レベルに切り換わる様
子を示している。図１０を参照して前述した図９の回路
の読み出し動作と比べて、期間ｔ2 〜ｔ4 の動作波形が
改善されていることが分る。
【００３０】図３は、上記ダミーセル回路２１の他の例
を示しており、読み出し電源電位Ｖccを負荷回路３１お
よび３２により分割して生成した所定のバイアス電圧を
ダミーセル１１の制御ゲートに与えることにより、セル
電流の０．４倍の電流を得るものである。上記抵抗によ
る電圧分割に代えて、トランジスタのような非線形素子
を用いた電圧分割を行ってもよい。
を示しており、読み出し電源電位Ｖccを負荷回路３１お
よび３２により分割して生成した所定のバイアス電圧を
ダミーセル１１の制御ゲートに与えることにより、セル
電流の０．４倍の電流を得るものである。上記抵抗によ
る電圧分割に代えて、トランジスタのような非線形素子
を用いた電圧分割を行ってもよい。
【００３１】図４は、上記ダミーセル回路２１のさらに
他の例を示しており、本体セルと同一形状のセル１´に
流れる電流をカレントミラー技術を用いて分割すること
により、セル電流の０．４倍の電流を得るものである。
即ち、第１のカレントミラー回路４１の入力側トランジ
スタ４２に直列にトランジスタ４３と上記セル１´を接
続し、第１のカレントミラー回路４１の出力側トランジ
スタ４４に第２のカレントミラー回路４５の入力側トラ
ンジスタ４６を接続している。第１のカレントミラー回
路４１のミラー比をＲ3 、第２のカレントミラー回路４
５のミラー比をＲ4 に設定し、Ｒ3 ×Ｒ4 ＝０．４とす
ることにより、第２のカレントミラー回路４５の出力側
トランジスタ４７にセル電流の０．４倍の電流を得るも
のである。なお、バイアス回路４８は、前記トランジス
タ４３のゲートに３Ｖ程度のバイアス電圧を与えること
によってセル１´のドレイン電圧を１．５Ｖ以下にクラ
ンプし、長時間の読み出し中にセル１´が誤書込みされ
なくするためのものである。
他の例を示しており、本体セルと同一形状のセル１´に
流れる電流をカレントミラー技術を用いて分割すること
により、セル電流の０．４倍の電流を得るものである。
即ち、第１のカレントミラー回路４１の入力側トランジ
スタ４２に直列にトランジスタ４３と上記セル１´を接
続し、第１のカレントミラー回路４１の出力側トランジ
スタ４４に第２のカレントミラー回路４５の入力側トラ
ンジスタ４６を接続している。第１のカレントミラー回
路４１のミラー比をＲ3 、第２のカレントミラー回路４
５のミラー比をＲ4 に設定し、Ｒ3 ×Ｒ4 ＝０．４とす
ることにより、第２のカレントミラー回路４５の出力側
トランジスタ４７にセル電流の０．４倍の電流を得るも
のである。なお、バイアス回路４８は、前記トランジス
タ４３のゲートに３Ｖ程度のバイアス電圧を与えること
によってセル１´のドレイン電圧を１．５Ｖ以下にクラ
ンプし、長時間の読み出し中にセル１´が誤書込みされ
なくするためのものである。
【００３２】次に、図１の回路において、セル電流が少
なくなると、本体セル１のスイッチング速度が低下し、
読み出し速度がセル電流に大きく依存するという問題を
改善し、読み出し速度のセル電流に対する依存性が少な
く、セル電流が少なくても読み出し速度の低下が少なく
て済むようにする方法について説明する。
なくなると、本体セル１のスイッチング速度が低下し、
読み出し速度がセル電流に大きく依存するという問題を
改善し、読み出し速度のセル電流に対する依存性が少な
く、セル電流が少なくても読み出し速度の低下が少なく
て済むようにする方法について説明する。
【００３３】図５は、図１の回路においてセル電流が多
い場合と少ない場合とにおけるイコライズ信号φｐのパ
ルス幅（イコライズ時間幅）とアクセス時間との関係を
示す特性図である。
い場合と少ない場合とにおけるイコライズ信号φｐのパ
ルス幅（イコライズ時間幅）とアクセス時間との関係を
示す特性図である。
【００３４】図５中、ｍ点は最速のアクセス時間が得ら
れるイコライズ時間幅を示す。このｍ点より短いイコラ
イズ時間幅では、ビット線・ダミーセル側ビット線の電
位およびセンス線・ダミーセル側センス線の電位の平衡
化が不十分であり、上記平衡化の解除後にセンスアンプ
２０から一時的に逆データが出力し、アクセス時間は遅
くなる。ｍ点より長いイコライズ時間幅では、ビット線
・ダミーセル側ビット線の電位およびセンス線・ダミー
セル側センス線の電位の平衡化が十分に行われるが、イ
コライズ時間幅が長くなるのに比例してアクセス時間も
長くなる。
れるイコライズ時間幅を示す。このｍ点より短いイコラ
イズ時間幅では、ビット線・ダミーセル側ビット線の電
位およびセンス線・ダミーセル側センス線の電位の平衡
化が不十分であり、上記平衡化の解除後にセンスアンプ
２０から一時的に逆データが出力し、アクセス時間は遅
くなる。ｍ点より長いイコライズ時間幅では、ビット線
・ダミーセル側ビット線の電位およびセンス線・ダミー
セル側センス線の電位の平衡化が十分に行われるが、イ
コライズ時間幅が長くなるのに比例してアクセス時間も
長くなる。
【００３５】セル電流が多い場合と少ない場合とを比較
すると、イコライズ時間幅がｍ点より長い場合はあまり
変わらず、むしろ、平衡化に最低必要なイコライズ時間
幅が相異なることが分る。
すると、イコライズ時間幅がｍ点より長い場合はあまり
変わらず、むしろ、平衡化に最低必要なイコライズ時間
幅が相異なることが分る。
【００３６】図６は、上記した現象の原因を調べるため
に、ビット線電位、ダミービット線電位に対するビット
線チャージ用トランジスタ４、ダミービット線チャージ
用トランジスタ１４の電流の特性例を示す図である。
に、ビット線電位、ダミービット線電位に対するビット
線チャージ用トランジスタ４、ダミービット線チャージ
用トランジスタ１４の電流の特性例を示す図である。
【００３７】この図から分るように、セル電流が多い場
合の方が少ない場合よりも平衡点ａ、ｂに到達するまで
の充電電流が多く、かつ、振幅が小さい。このことか
ら、平衡化に必要なイコライズ時間幅を短くするために
は、平衡点ａ、ｂの電位を低くすることが効果的である
ことが分る。以上の考え方を実際の回路に適用してみ
る。図７は、本発明の第２実施例に係るＥＰＲＯＭの一
部を示す回路図である。
合の方が少ない場合よりも平衡点ａ、ｂに到達するまで
の充電電流が多く、かつ、振幅が小さい。このことか
ら、平衡化に必要なイコライズ時間幅を短くするために
は、平衡点ａ、ｂの電位を低くすることが効果的である
ことが分る。以上の考え方を実際の回路に適用してみ
る。図７は、本発明の第２実施例に係るＥＰＲＯＭの一
部を示す回路図である。
【００３８】この回路は、図１の回路において、本体セ
ル側のトランジスタ７および５および４のサイズを各対
応してダミーセル側のトランジスタ１７および１５およ
び１４のサイズと同一にし、平衡化期間中にビット線２
およびダミービット線１２の平衡点電位を低下させるた
めの放電回路７１を設けた場合を示している。この放電
回路７１は、ビット線２と接地ノードとの間に接続され
たエンハンスメント型Ｎチャネルトランジスタ７２と、
ダミービット線１２と接地ノードとの間に接続されたエ
ンハンスメント型Ｎチャネルトランジスタ７３とからな
り、これらのトランジスタ７２、７３の各ゲートに前記
イコライズ信号φｐが与えられる。なお、平衡化期間中
に上記放電回路７１によりビット線２およびダミービッ
ト線１２の平衡点電位を低下させて従来よりもずらした
場合に、平衡化を解除した時にセンス線８およびダミー
セル側センス線１８の電位差が速やかに開くように、ダ
ミービット線１２にダミー用のトランジスタ７４や７５
…を接続して本体セル側とダミーセル側とのバランスを
とることが望ましい。
ル側のトランジスタ７および５および４のサイズを各対
応してダミーセル側のトランジスタ１７および１５およ
び１４のサイズと同一にし、平衡化期間中にビット線２
およびダミービット線１２の平衡点電位を低下させるた
めの放電回路７１を設けた場合を示している。この放電
回路７１は、ビット線２と接地ノードとの間に接続され
たエンハンスメント型Ｎチャネルトランジスタ７２と、
ダミービット線１２と接地ノードとの間に接続されたエ
ンハンスメント型Ｎチャネルトランジスタ７３とからな
り、これらのトランジスタ７２、７３の各ゲートに前記
イコライズ信号φｐが与えられる。なお、平衡化期間中
に上記放電回路７１によりビット線２およびダミービッ
ト線１２の平衡点電位を低下させて従来よりもずらした
場合に、平衡化を解除した時にセンス線８およびダミー
セル側センス線１８の電位差が速やかに開くように、ダ
ミービット線１２にダミー用のトランジスタ７４や７５
…を接続して本体セル側とダミーセル側とのバランスを
とることが望ましい。
【００３９】なお、上記したような放電回路７１を設け
る考え方は、前記した図１の回路に限らず、他の読み出
し回路にも適用することが可能である。但し、ダミービ
ット線を充電する負荷のコンダクタンスが本体セル側の
ビット線を充電する負荷のコンダクタンスのＲｃ倍の場
合には、イコライズ信号φｐを解除した後のセンス線お
よびダミーセル側センス線の電位差の開きを速やかにす
るために、ダミービット線の容量がビット線の容量のＲ
ｃ倍になるように設定すればよい。
る考え方は、前記した図１の回路に限らず、他の読み出
し回路にも適用することが可能である。但し、ダミービ
ット線を充電する負荷のコンダクタンスが本体セル側の
ビット線を充電する負荷のコンダクタンスのＲｃ倍の場
合には、イコライズ信号φｐを解除した後のセンス線お
よびダミーセル側センス線の電位差の開きを速やかにす
るために、ダミービット線の容量がビット線の容量のＲ
ｃ倍になるように設定すればよい。
【００４０】さらに、上記したようにビット線およびダ
ミービット線の平衡点電位を低下させる考え方は、ＳＲ
ＡＭセルのような相補的なビット線を持つ差動型セルを
有する半導体記憶装置にも適用することが可能である。
ミービット線の平衡点電位を低下させる考え方は、ＳＲ
ＡＭセルのような相補的なビット線を持つ差動型セルを
有する半導体記憶装置にも適用することが可能である。
【００４１】なお、本発明は、上記各実施例に限定され
るものではなく種々の変形が可能であり、メモリセルア
レイは、ノア型に限らずナンド型でもよい。また、本発
明は、高速のＲＯＭに限らず、ビット線の容量が重い中
速のＲＯＭにも適用できる。また、本発明は、ＥＰＲＯ
Ｍに限らず、ＥＥＰＲＯＭ（電気的消去・再書込み可能
なＲＯＭ）、マスクＲＯＭ（読み出し専用メモリ）など
の不揮発性半導体記憶装置に一般的に適用することがで
きる。
るものではなく種々の変形が可能であり、メモリセルア
レイは、ノア型に限らずナンド型でもよい。また、本発
明は、高速のＲＯＭに限らず、ビット線の容量が重い中
速のＲＯＭにも適用できる。また、本発明は、ＥＰＲＯ
Ｍに限らず、ＥＥＰＲＯＭ（電気的消去・再書込み可能
なＲＯＭ）、マスクＲＯＭ（読み出し専用メモリ）など
の不揮発性半導体記憶装置に一般的に適用することがで
きる。
【００４２】
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置によれば、ビット線・ダミーセル側ビット線の
電位およびセンス線・ダミーセル側センス線の電位を同
時に高速に平衡化することが可能になり、読み出しの高
速化を十分に達成することができる。
記憶装置によれば、ビット線・ダミーセル側ビット線の
電位およびセンス線・ダミーセル側センス線の電位を同
時に高速に平衡化することが可能になり、読み出しの高
速化を十分に達成することができる。
【００４３】また、本発明の不揮発性半導体記憶装置に
よれば、平衡化期間中にビット線およびダミービット線
の平衡点電位を低下させることにより、読み出し速度の
セル電流に対する依存性が少なくなり、セル電流が少な
くても読み出し速度の低下が少なくて済み、高速なデー
タセンスが可能になる。
よれば、平衡化期間中にビット線およびダミービット線
の平衡点電位を低下させることにより、読み出し速度の
セル電流に対する依存性が少なくなり、セル電流が少な
くても読み出し速度の低下が少なくて済み、高速なデー
タセンスが可能になる。
【図１】本発明の第１実施例に係るＥＰＲＯＭの一部を
示す回路図。
示す回路図。
【図２】図１の回路の読み出し動作を示す波形図。
【図３】図１中のダミーセル回路の他の例を示す回路
図。
図。
【図４】図１中のダミーセル回路のさらに他の例を示す
回路図。
回路図。
【図５】図１の回路においてセル電流が多い場合と少な
い場合とにおけるイコライズ信号φｐのパルス幅とアク
セス時間との関係を示す特性図。
い場合とにおけるイコライズ信号φｐのパルス幅とアク
セス時間との関係を示す特性図。
【図６】図１の回路におけるビット線電位、ダミービッ
ト線電位に対するビット線チャージ用トランジスタ、ダ
ミービット線チャージ用トランジスタの電流の特性例を
示す図。
ト線電位に対するビット線チャージ用トランジスタ、ダ
ミービット線チャージ用トランジスタの電流の特性例を
示す図。
【図７】本発明の第２実施例に係るＥＰＲＯＭの一部を
示す回路図。
示す回路図。
【図８】ＥＰＲＯＭにおける読み出し回路の従来例を示
す回路図。
す回路図。
【図９】図８の回路に対してビット線・ダミーセル側ビ
ット線の電位およびセンス線・ダミーセル側センス線の
電位を同時に平衡化する技術を適用する場合に考えられ
る回路図。
ット線の電位およびセンス線・ダミーセル側センス線の
電位を同時に平衡化する技術を適用する場合に考えられ
る回路図。
【図１０】図９の回路の読み出し動作を示す波形図。
１…メモリセル（本体セル）、２…ビット線、３…列選
択用トランジスタ、４…ビット線チャージ用トランジス
タ、５…ビット線トランスファゲート用トランジスタ、
６…バイアス回路、７…ビット線負荷用トランジスタ、
８…センス線、１１…ダミーセル、１２…ダミーセル側
ビット線、１３…ダミー列選択用トランジスタ、１４…
ダミーセル側ビット線チャージ用トランジスタ、１５…
ダミーセル側ビット線トランスファゲート用トランジス
タ、１６…ダミーセル側のバイアス回路、１７…ダミー
ビット線負荷用トランジスタ、１８…ダミーセル側セン
ス線、２０…差動型センスアンプ、２１…ダミーセル回
路、７１…放電回路、７２…ビット線放電用トランジス
タ、７３…ダミービット線放電用トランジスタ。
択用トランジスタ、４…ビット線チャージ用トランジス
タ、５…ビット線トランスファゲート用トランジスタ、
６…バイアス回路、７…ビット線負荷用トランジスタ、
８…センス線、１１…ダミーセル、１２…ダミーセル側
ビット線、１３…ダミー列選択用トランジスタ、１４…
ダミーセル側ビット線チャージ用トランジスタ、１５…
ダミーセル側ビット線トランスファゲート用トランジス
タ、１６…ダミーセル側のバイアス回路、１７…ダミー
ビット線負荷用トランジスタ、１８…ダミーセル側セン
ス線、２０…差動型センスアンプ、２１…ダミーセル回
路、７１…放電回路、７２…ビット線放電用トランジス
タ、７３…ダミービット線放電用トランジスタ。
Claims (7)
- 【請求項１】 ビット線と、 記憶されているデータ内容に応じて前記ビット線の電位
を保持、または放電して低下させる不揮発性メモリセル
と、 前記ビット線と第１ノードとの間に接続され、ゲートに
所定値のバイアス電圧が印加される第１のトランスファ
ゲートと、 前記第１ノードを充電する第１の負荷回路と、 ダミービット線と、 このダミービット線の電位を放電して低下させるダミー
セルと、 前記ダミービット線と第２ノードとの間に接続され、ゲ
ートに所定値のバイアス電圧が印加される第２のトラン
スファゲートと、 前記第２ノードを充電する第２の負荷回路と、 プリチャージ信号により制御され、プリチャージ期間に
前記第１ノードの電位と第２ノードの電位とを平衡化す
る第１の平衡化回路と、 前記プリチャージ期間に前記ビット線の電位とダミービ
ット線の電位とを平衡化する第２の平衡化回路と、 前記第１ノードの電位と第２ノードの電位とを比較し、
その差を増幅して出力するセンスアンプとを具備し、前
記第１の負荷回路および第１のトランスファゲートのコ
ンダクタンス比と前記第２の負荷回路および第２のトラ
ンスファゲートのコンダクタンス比とが１前後の所定範
囲内に設定され、読み出し時における前記第２ノードの
最終的な電位が前記第１ノードの低レベルと高レベルと
の中間電位に設定されることを特徴する不揮発性半導体
記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、前記第２ノードの電位を発生する回路とし
て、前記ダミービット線を前記メモリセルのオン電流の
任意倍の電流で放電する回路が設けられていることを特
徴する不揮発性半導体記憶装置。 - 【請求項３】 請求項１または２記載の不揮発性半導体
記憶装置において、外部から供給されるアドレス信号の
遷移を検知する検知回路と、この検知回路からの出力に
応答して所定のパルス幅のパルス信号を発生するパルス
発生回路とを具備し、上記パルス信号が前記プリチャー
ジ信号として使用され、上記パルス信号の発生期間が前
記プリチャージ期間となることを特徴する不揮発性半導
体記憶装置。 - 【請求項４】 ビット線と、 記憶されているデータ内容に応じて前記ビット線の電位
を保持、または放電して低下させる不揮発性メモリセル
と、 前記ビット線と第１ノードとの間に接続され、ゲートに
所定値のバイアス電圧が印加される第１のトランスファ
ゲートと、 前記第１ノードを充電する第１の負荷回路と、 ダミービット線と、 このダミービット線の電位を放電して低下させるダミー
セルと、 前記ダミービット線と第２ノードとの間に接続され、ゲ
ートに所定値のバイアス電圧が印加される第２のトラン
スファゲートと、 前記第２ノードを充電する第２の負荷回路と、 プリチャージ信号により制御され、プリチャージ期間に
前記第１ノードの電位と第２ノードの電位とを平衡化す
る第１の平衡化回路と、 前記プリチャージ期間に前記ビット線の電位とダミービ
ット線の電位とを平衡化する第２の平衡化回路と、 前記第１ノードの電位と第２ノードの電位とを比較し、
その差を増幅して出力するセンスアンプと、 前記プリチャージ期間に前記ビット線とダミービット線
とを放電する回路とを具備し、前記第１の負荷回路およ
び第１のトランスファゲートのコンダクタンス比と前記
第２の負荷回路および第２のトランスファゲートのコン
ダクタンス比とが１前後の所定範囲内に設定されること
を特徴する不揮発性半導体記憶装置。 - 【請求項５】 請求項４記載の不揮発性半導体記憶装置
において、前記第２ノードの電位を発生する回路とし
て、前記ダミービット線を前記メモリセルのオン電流の
任意倍の電流で放電する回路が設けられていることを特
徴する不揮発性半導体記憶装置。 - 【請求項６】 請求項４または５記載の不揮発性半導体
記憶装置において、外部から供給されるアドレス信号の
遷移を検知する検知回路と、この検知回路からの出力に
応答して所定のパルス幅のパルス信号を発生するパルス
発生回路とを具備し、上記パルス信号が前記プリチャー
ジ信号として使用され、上記パルス信号の発生期間が前
記プリチャージ期間となることを特徴する不揮発性半導
体記憶装置。 - 【請求項７】 請求項４乃至６のいずれか１項に記載の
不揮発性半導体記憶装置において、前記ダミービット線
を充電する負荷回路のコンダクタンスと前記ビット線を
充電する負荷回路のコンダクタンスとの比が、上記ダミ
ービット線の寄生容量とビット線の寄生容量との比に等
しく設定されていることを特徴する不揮発性半導体記憶
装置。
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