JPH0528781A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH0528781A
JPH0528781A JP3186438A JP18643891A JPH0528781A JP H0528781 A JPH0528781 A JP H0528781A JP 3186438 A JP3186438 A JP 3186438A JP 18643891 A JP18643891 A JP 18643891A JP H0528781 A JPH0528781 A JP H0528781A
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寿実夫 田中
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滋 渥美
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Abstract

(57)【要約】 【目的】不揮発性半導体記憶装置におけるビット線・ダ
ミーセル側ビット線の電位およびセンス線・ダミーセル
側センス線の電位を同時に平衡化し、読み出しの高速化
を達成する。 【構成】レベルシフト回路およびシングルエンド型セン
スアンプを用いた二段センス方式の読み出し回路を有す
る不揮発性半導体記憶装置において、本体セル側のビッ
ト線チャージ用トランジスタ4、ビット線トランスファ
ゲート用トランジスタ5、ビット線負荷用トランジスタ
7、ダミーセル側のビット線チャージ用トランジスタ1
4、ビット線トランスファゲート用トランジスタ15、
ビット線負荷用トランジスタ17の各サイズの関係が、
ビット線・ダミーセル側ビット線の平衡化条件およびセ
ンス線・ダミーセル側センス線の平衡化条件を同時に満
たすように設定されていることを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係り、特にレベルシフト回路およびシングルエンド
型センスアンプを用いた二段センス方式の読み出し回路
に関する。
【0002】
【従来の技術】図8は、EPROM(紫外線消去・再書
込み可能な読み出し専用メモリ)における読み出し回路
の従来例を示す回路図である。この回路は、M.A.Van Bu
skirk他 "A 200ns 256K HMOSII EPROM" 1983 ISSCC DIG
EST OF TECHNICAL PAPERS, pp.162-163,p.301 あるい
は M.A.Van Buskirk 他 "E-PROMs graduate to 256-Kd
ensity with scaled n-channel process" Electronics/
Feburary24,1983, pp.89-93 に発表された回路と基本的
に同じであるが、説明の便宜上、多少変更している。
【0003】即ち、Vccは読み出し電源電位(通常、5
V)、Vssは接地電位、1は記憶されているデータ内容
に応じてビット線2の電位を保持、または放電して低下
させるメモリセル(本体セル)、3は列選択用のエンハ
ンスメント型Nチャネルトランジスタ、4はビット線チ
ャージ用のエンハンスメント型Nチャネルトランジス
タ、5はビット線トランスファゲート用のエンハンスメ
ント型Nチャネルトランジスタ、6はバイアス回路、7
はゲート・ドレイン相互が接続されたビット線負荷用の
エンハンスメント型Pチャネルトランジスタ、8はセン
ス線、11はダミーセル側ビット線12の電位を放電し
て低下させるダミーセル、13はダミー列選択用のエン
ハンスメント型Nチャネルトランジスタ、14はダミー
セル側ビット線チャージ用のエンハンスメント型Nチャ
ネルトランジスタ、15はダミーセル側ビット線トラン
スファゲート用のエンハンスメント型Nチャネルトラン
ジスタ、16はダミーセル側のバイアス回路、17はゲ
ート・ドレイン相互が接続されたダミービット線負荷用
のエンハンスメント型Pチャネルトランジスタ、18は
ダミーセル側センス線、20は差動型センスアンプであ
る。上記バイアス回路6は、読み出し時に前記トランジ
スタ4および5に所定のバイアス電位(例えば3V程
度)を供給するためのものである。上記トランジスタ4
および5は基板バイアス効果を含めた閾値電圧が1.5
V程度となるように設定されており、ビット線電位を
1.5V程度にクランプするように作用する。このよう
にクランプする理由は、本体セル1の長時間の読み出し
中に誤書込みが生じることを防止することにある。前記
ダミーセル側のバイアス回路16は上記バイアス回路6
と同様のものであり、ダミーセル側のトランジスタ14
および15は上記トランジスタ4および5と同様の作用
によりダミーセル側ビット線電位を1.5V程度にクラ
ンプする。
【0004】上記回路は、本体セル1からの読み出し電
位をセンスアンプ20に入力してリファレンス電位(ダ
ミーセル11からの読み出し電位)と比較するシングル
エンド型センスアンプ方式が用いられている。また、本
体セル1からの読み出し電位をビット線トランスファゲ
ート用のトランジスタ5により増幅した後にセンスアン
プ20に入力する二段センス方式が用いられている。
【0005】次に、上記回路の動作を説明する。本体セ
ル1が書込み状態(オフ状態)であると、列選択用トラ
ンジスタ3がオン状態の時にビット線2の電位は高レベ
ルになり、この高レベルは本例では1.5Vになる。上
記とは逆に、本体セル1が非書込み状態(オン状態)で
あると、列選択用トランジスタ3がオン状態の時にビッ
ト線2の電位は低レベルになり、この低レベルはビット
線チャージ用トランジスタ4およびビット線トランスフ
ァゲート用トランジスタ5のサイズを調整すれば1.2
Vにすることが可能である。従って、ビット線電位を
0.3V程度の振幅に絞り込むことが可能になる。ま
た、ビット線負荷用トランジスタ7の閾値電圧が−1.
0Vであると、ビット線電位が高レベル(1.5V)の
時にセンス線8の電位は4Vになり、ビット線負荷用ト
ランジスタ7のサイズを調整することにより、ビット線
電位が低レベル(1.2V)の時にセンス線8の電位を
例えば3Vにすることが可能になる。即ち、ビット線2
の僅かな振幅(0.3V)が1Vに増幅されるようにな
る。以後、このようにビット線電位の小さな振幅をトラ
ンスファゲート用トランジスタ5および負荷用トランジ
スタ7を用いて増幅する回路方式をレベルシフト回路方
式と呼ぶことにする。
【0006】ここで、ダミーセル11、ダミーセル側の
列選択用トランジスタ13、ビット線チャージ用トラン
ジスタ14およびダミービット線トランスファゲート用
トランジスタ15の各サイズ(チャネル幅W/チャネル
長L)を、それぞれ対応して、本体セル1、本体セル側
の列選択用トランジスタ3、ビット線チャージ用トラン
ジスタ4およびビット線トランスファゲート用トランジ
スタ5の各サイズと同一に設定しておくものとする。従
って、ダミーセル11を非書込み状態に設定すると共に
その制御ゲートに読み出し電源電位Vccを与えることに
より、選択された本体セル1が非書込み状態である場合
に、ビット線チャージ用トランジスタ4およびダミーセ
ル側ビット線チャージ用トランジスタ14には同じ電流
量が流れることになる。そこで、ダミーセル側ビット線
負荷用トランジスタ17のサイズを本体セル側ビット線
負荷用トランジスタ7のサイズよりも大きく設定するこ
とにより、ダミーセル側ビット線負荷用トランジスタ1
7のコンダクタンスを本体セル側ビット線負荷用トラン
ジスタ7のコンダクタンスよりも高く設定しておけば、
ダミーセル側センス線18の電位は本体セル側センス線
8の低レベルよりも高くなる。同時に、ダミーセル側ビ
ット線負荷用トランジスタ17のコンダクタンスを調整
することにより、ダミーセル側センス線18の電位が本
体セル側センス線8の高レベルよりも低くなるように
(本体セル側センス線8の低レベルと高レベルとの中間
電位となるように)設定することが可能になる。従っ
て、本体セル側センス線8の電位とダミーセル側センス
線18の電位とを差動型のセンスアンプ20で比較して
増幅することにより、本体セル1が書込み状態であるか
否かを判別することが可能になる。
【0007】ところで、従来、SRAM(スタティック
型メモリ)やDRAM(ダイナミック型メモリ)では、
相補的なビット線対の電位を平衡化(イコライズ)する
技術により読み出し動作の高速化を達成している。この
平衡化のために使用されるパルス信号(イコライズ信
号)は、外部から供給される場合と、アドレス信号入力
の遷移を検知して所定パルス幅の信号を発生する内部回
路(アドレス遷移検知回路)で発生される場合とがあ
る。
【0008】そこで、前記図8の回路においても、前記
ビット線2の電位とダミーセル側ビット線12の電位、
または、センス線8の電位とダミーセル側センス線18
の電位とを平衡化し、読み出しの高速化を達成すること
が期待される。
【0009】従来、図8の回路を基本として上記したよ
うな平衡化技術の適用を試みた例がある。それを示す代
表的な文献としては、W.Ip 他 "256Kb CMOS EPROM " F
eb.1984,ISSCC DIGEST OF TECHNICAL PAPERS, pp.138-1
39,(Fig.3) や H.Nakai 他" A 36ns 1M bit CMOS EPRO
M with new data sensing technique " Symposiumon VL
SI Circuits,pp.95-96,1990 (Fig.1)が挙げられる。前
者は、ビット線・ダミーセル側ビット線の電位のみを平
衡化しており、後者は、センス線・ダミーセル側センス
線の電位のみを平衡化している。
【0010】しかし、ビット線・ダミーセル側ビット線
の電位およびセンス線・ダミーセル側センス線の電位を
同時に平衡化することに成功したことを示す文献は見当
たらない。これは、後述する理由のように、センス線・
ダミーセル側センス線の平衡化条件とセンス線・ダミー
セル側センス線の平衡化条件とがうまく整合していない
ためであると思われる。
【0011】以下、図8の回路に対して、ビット線・ダ
ミーセル側ビット線の電位およびセンス線・ダミーセル
側センス線の電位を同時に平衡化する技術を適用する場
合を考察する。この場合に考えられる回路は、図9に示
すように、ビット線・ダミーセル側ビット線間にイコラ
イズ用のエンハンスメント型Nチャネルトランジスタ9
1を接続し、センス線・ダミーセル側センス線間にイコ
ライズ用のエンハンスメント型Nチャネルトランジスタ
92およびエンハンスメント型Pチャネルトランジスタ
93を並列に接続する。そして、アドレス遷移検知回路
(図示せず)で発生される相補的なイコライズ信号φ
p、/φpのうちの信号φpを上記Nチャネルトランジ
スタ91および92の各ゲートに供給し、信号/φpを
上記Pチャネルトランジスタ93のゲートに供給する。
【0012】図10は、上記図9の回路において、ダミ
ーセル側ビット線負荷用トランジスタ17とビット線負
荷用トランジスタ7とのサイズ比が2.5であると仮定
した場合の読み出し動作時におけるイコライズ信号φp
の波形と、ビット線電位、ダミーセル側ビット線電位、
センス線電位、ダミーセル側センス線電位の波形を示
す。この図は、選択された本体セル1が書込み状態であ
ってセル電流が零であり、ビット線電位が低レベルから
最終的に高レベルに切り換わる様子を示している。
【0013】まず、列選択用トランジスタ3およびダミ
ーセル側列選択用トランジスタ13がそれぞれオン状態
であってイコライズ信号φp、/φpが発生する前の期
間t1 では、本体セル1もダミーセル11もオン状態で
あり、それぞれの負荷に同じ大きさの電流を流すので、
ビット線電位およびダミーセル側ビット線電位はそれぞ
れ低レベルである。この場合、ビット線電位の低レベル
は3V、ダミーセル側ビット線電位の低レベルは3.5
V(中間電位)である。次に、イコライズ信号φp、/
φpが発生している期間t2 では、イコライズ用の各ト
ランジスタがそれぞれオン状態になり、ビット線電位と
ダミーセル側ビット線電位とは同一になり、センス線電
位とダミーセル側センス線電位とは同一になる。次に、
イコライズ信号φp、/φpの発生が終了した直後の期
間t3では、ビット線2およびダミーセル側ビット線1
2は、その容量が大きいのでしばらくは同一電位にとど
まる。しかし、センス線8およびダミーセル側センス線
18は、その容量がビット線2およびダミーセル側ビッ
ト線12の容量よりも小さく、しかも、ビット線側の負
荷用トランジスタ4およびトランスファゲート用トラン
ジスタ5のサイズ比とダミービット線側の負荷用トラン
ジスタ14およびトランスファゲート用トランジスタ1
5のサイズ比とが異なるので、一瞬の間だけ最終的に落
ち着くべき電位関係とは逆の電位関係になり易い。この
後の期間t4 では、ビット線2が最終的に落ち着くべき
電位に向かい、ビット線・ダミーセル側ビット線間に電
位差が生じ始め、センス線・ダミーセル側センス線もそ
れぞれ最終的に落ち着くべき電位に向かう。そして、期
間t5 では、ビット線・ダミーセル側ビット線およびセ
ンス線・ダミーセル側センス線がそれぞれ最終的な電位
に落ち着く。
【0014】このように、従来の回路に対して、ビット
線・ダミーセル側ビット線の電位およびセンス線・ダミ
ーセル側センス線の電位の平衡化技術を単純に適用した
場合には、平衡化の解除後に、センス線・ダミーセル側
センス線間の電位関係が一時的に逆転し、センスアンプ
20から一時的に逆データが出力し、アクセスタイムの
高速化を妨げるという問題がある。
【0015】また、図8の回路は、本体セル1がオンし
た時の読み出し電流(以下、セル電流という。)が少な
くなると、本体セル1のスイッチング速度が急速に低下
し、読み出し速度がセル電流に大きく依存するという問
題がある。
【0016】
【発明が解決しようとする課題】上記したように従来の
不揮発性半導体記憶装置で多く採用されているレベルシ
フト回路およびシングルエンド型センスアンプを用いた
二段センス方式の読み出し回路は、ビット線・ダミーセ
ル側ビット線またはセンス線・ダミーセル側センス線の
いずれか一方側に対してしか平衡化していないので、読
み出しの高速化が十分に達成されないという問題、読み
出し速度がセル電流に大きく依存するという問題があっ
た。
【0017】本発明は上記の問題点を解決すべくなされ
たもので、ビット線・ダミーセル側ビット線の電位およ
びセンス線・ダミーセル側センス線の電位を同時に平衡
化することが可能になり、読み出しの高速化を十分に達
成し得る不揮発性半導体記憶装置を提供することを目的
とする。
【0018】また、本発明の他の目的は、読み出し速度
のセル電流に対する依存性が少なく、セル電流が少なく
ても読み出し速度の低下が少なくて済む不揮発性半導体
記憶装置を提供することにある。
【0019】
【課題を解決するための手段】本発明は、レベルシフト
回路およびシングルエンド型センスアンプを用いた二段
センス方式の読み出し回路を有する不揮発性半導体記憶
装置において、本体セル側のビット線チャージ用トラン
ジスタ、ビット線トランスファゲート用トランジスタ、
ビット線負荷用トランジスタ、ダミーセル側のビット線
チャージ用トランジスタ、ビット線トランスファゲート
用トランジスタ、ビット線負荷用トランジスタの各サイ
ズの関係が、ビット線・ダミーセル側ビット線の平衡化
条件およびセンス線・ダミーセル側センス線の平衡化条
件を同時に満たすように設定されていることを特徴とす
る。
【0020】また、本発明は、レベルシフト回路および
シングルエンド型センスアンプを用いた二段センス方式
の読み出し回路を有する不揮発性半導体記憶装置におい
て、ビット線・ダミーセル側ビット線の電位およびセン
ス線・ダミーセル側センス線の電位がそれぞれ平衡化さ
れている間にビット線・ダミーセル側ビット線を放電す
る回路を具備することを特徴とする。
【0021】
【作用】ビット線側の負荷用のPチャネルトランジスタ
およびトランスファゲート用トランジスタのサイズ比と
ダミービット線側の負荷用のPチャネルトランジスタお
よびトランスファゲート用トランジスタのサイズ比とが
等しく設定されているので、ビット線・ダミーセル側ビ
ット線の電位およびセンス線・ダミーセル側センス線の
電位の平衡化の解除後に、センス線・ダミーセル側セン
ス線間の電位関係が一時的に逆転することが防止され
る。
【0022】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係るEPR
OMの一部を示す回路図である。
【0023】この回路は、前述した従来例の図8の回路
に対して、ビット線・ダミーセル側ビット線の電位およ
びセンス線・ダミーセル側センス線の電位を同時に平衡
化する技術を適用したものであり、前述した図9の回路
と比べてトランジスタのサイズ関係が一部異なると共に
ダミーセル回路21が異なっており、図9中と同一部分
には同一符号を付している。図1の回路では、 トランジスタ7のサイズ/トランジスタ5のサイズ=ト
ランジスタ17のサイズ/トランジスタ15のサイズ=
R1 に設定されている。換言すれば、 トランジスタ17のサイズ/トランジスタ7のサイズ =トランジスタ15のサイズ/トランジスタ5のサイズ=R1 …(1) に設定されている。
【0024】また、ビット線チャージ用トランジスタ4
やダミーセル側ビット線チャージ用トランジスタ14が
設けられている場合には、(トランジスタ14のサイズ
とトランジスタ15のサイズとの和)と(トランジスタ
4のサイズとトランジスタ5のサイズとの和)とのサイ
ズ比R2 が2.5に設定されている。即ち、 トランジスタ14、15の合計サイズ/トランジスタ4、5の合計サイズ =Rb=2.5 …(2) である。上式(1)、(2)から、本体セル側のチャー
ジ用トランジスタ4のサイズとトランスファゲート用ト
ランジスタ5のサイズとが満たすべき関係は、 (トランジスタ14および15のサイズ比)+1 ={1+(トランジスタ4および5のサイズ比)}R2 /R1 …(3) となる。ここで、トランジスタ4および5のサイズが等
しく、R1 =R2 =2.5と仮定した場合、上式(3)
から、 トランジスタ14のサイズ=トランジスタ15のサイズ
=2.5×(トランジスタ5のサイズ)=2.5×(ト
ランジスタ4のサイズ) となる。また、トランジスタ4および5のサイズが等し
く、R1 =1、R2 =2.5と仮定した場合、上式
(3)から、 トランジスタ14のサイズ=4×(トランジスタ15の
サイズ) トランジスタ15のサイズ=トランジスタ5のサイズ=
トランジスタ4のサイズ となる。
【0025】このように、前式(1)、(2)から、本
体セル側のチャージ用トランジスタ4のサイズとトラン
スファゲート用トランジスタ5のサイズとが満たすべき
具体的な関係は無数に生じるが、要するに、ビット線・
ダミーセル側ビット線の電位およびセンス線・ダミーセ
ル側センス線の電位を同時に平衡化するための条件は、
前式(1)のように、ビット線側の負荷用トランジスタ
7およびトランスファゲート用トランジスタ5のコンダ
クタンス比とダミービット線側の負荷用トランジスタ1
7およびトランスファゲート用トランジスタ15のコン
ダクタンス比とをほぼ等しく(1前後の所定範囲内、例
えば0.9〜1の範囲内であればよい。)設定すること
に尽きる。図1の回路において、上記(1)式の条件を
満たすための比較的簡単な回路例は、負荷側の条件を対
称に設定し、即ち、 トランジスタ17のサイズ=トランジスタ7のサイズ トランジスタ15のサイズ=トランジスタ5のサイズ トランジスタ14のサイズ=トランジスタ4のサイズ
【0026】に設定し、ダミーセル側の電流をセル電流
の1/R2 =1/2.5=0.4倍にすることである。
これを実現する具体的な回路例としては、図9中のダミ
ーセル11に代えてダミーセル回路21を用いている。
【0027】このダミーセル回路21は、本体セルと同
一形状のセル1´を5個直列したものを2組並列に接続
し、各セルの制御ゲートに読み出し電源電位Vccを与え
ることにより、セル電流の0.4倍の電流を得るもので
ある。
【0028】上記したように(1)式の条件を満たすこ
とで、ビット線・ダミーセル側ビット線の電位およびセ
ンス線・ダミーセル側センス線の電位の平衡化の解除後
に、センス線・ダミーセル側センス線間の電位関係が一
時的に逆転することが防止され、センスアンプ20から
一時的に逆データが出力することが防止され、読み出し
の高速化が十分に達成される。
【0029】図2は、図1の回路の読み出し動作時にお
けるイコライズ信号φpの波形と、ビット線電位、ダミ
ーセル側ビット線電位、センス線電位、ダミーセル側セ
ンス線電位の波形を示す。この図は、選択された本体セ
ル1が書込み状態であってセル電流が零であり、ビット
線電位が低レベルから最終的に高レベルに切り換わる様
子を示している。図10を参照して前述した図9の回路
の読み出し動作と比べて、期間t2 〜t4 の動作波形が
改善されていることが分る。
【0030】図3は、上記ダミーセル回路21の他の例
を示しており、読み出し電源電位Vccを負荷回路31お
よび32により分割して生成した所定のバイアス電圧を
ダミーセル11の制御ゲートに与えることにより、セル
電流の0.4倍の電流を得るものである。上記抵抗によ
る電圧分割に代えて、トランジスタのような非線形素子
を用いた電圧分割を行ってもよい。
【0031】図4は、上記ダミーセル回路21のさらに
他の例を示しており、本体セルと同一形状のセル1´に
流れる電流をカレントミラー技術を用いて分割すること
により、セル電流の0.4倍の電流を得るものである。
即ち、第1のカレントミラー回路41の入力側トランジ
スタ42に直列にトランジスタ43と上記セル1´を接
続し、第1のカレントミラー回路41の出力側トランジ
スタ44に第2のカレントミラー回路45の入力側トラ
ンジスタ46を接続している。第1のカレントミラー回
路41のミラー比をR3 、第2のカレントミラー回路4
5のミラー比をR4 に設定し、R3 ×R4 =0.4とす
ることにより、第2のカレントミラー回路45の出力側
トランジスタ47にセル電流の0.4倍の電流を得るも
のである。なお、バイアス回路48は、前記トランジス
タ43のゲートに3V程度のバイアス電圧を与えること
によってセル1´のドレイン電圧を1.5V以下にクラ
ンプし、長時間の読み出し中にセル1´が誤書込みされ
なくするためのものである。
【0032】次に、図1の回路において、セル電流が少
なくなると、本体セル1のスイッチング速度が低下し、
読み出し速度がセル電流に大きく依存するという問題を
改善し、読み出し速度のセル電流に対する依存性が少な
く、セル電流が少なくても読み出し速度の低下が少なく
て済むようにする方法について説明する。
【0033】図5は、図1の回路においてセル電流が多
い場合と少ない場合とにおけるイコライズ信号φpのパ
ルス幅(イコライズ時間幅)とアクセス時間との関係を
示す特性図である。
【0034】図5中、m点は最速のアクセス時間が得ら
れるイコライズ時間幅を示す。このm点より短いイコラ
イズ時間幅では、ビット線・ダミーセル側ビット線の電
位およびセンス線・ダミーセル側センス線の電位の平衡
化が不十分であり、上記平衡化の解除後にセンスアンプ
20から一時的に逆データが出力し、アクセス時間は遅
くなる。m点より長いイコライズ時間幅では、ビット線
・ダミーセル側ビット線の電位およびセンス線・ダミー
セル側センス線の電位の平衡化が十分に行われるが、イ
コライズ時間幅が長くなるのに比例してアクセス時間も
長くなる。
【0035】セル電流が多い場合と少ない場合とを比較
すると、イコライズ時間幅がm点より長い場合はあまり
変わらず、むしろ、平衡化に最低必要なイコライズ時間
幅が相異なることが分る。
【0036】図6は、上記した現象の原因を調べるため
に、ビット線電位、ダミービット線電位に対するビット
線チャージ用トランジスタ4、ダミービット線チャージ
用トランジスタ14の電流の特性例を示す図である。
【0037】この図から分るように、セル電流が多い場
合の方が少ない場合よりも平衡点a、bに到達するまで
の充電電流が多く、かつ、振幅が小さい。このことか
ら、平衡化に必要なイコライズ時間幅を短くするために
は、平衡点a、bの電位を低くすることが効果的である
ことが分る。以上の考え方を実際の回路に適用してみ
る。図7は、本発明の第2実施例に係るEPROMの一
部を示す回路図である。
【0038】この回路は、図1の回路において、本体セ
ル側のトランジスタ7および5および4のサイズを各対
応してダミーセル側のトランジスタ17および15およ
び14のサイズと同一にし、平衡化期間中にビット線2
およびダミービット線12の平衡点電位を低下させるた
めの放電回路71を設けた場合を示している。この放電
回路71は、ビット線2と接地ノードとの間に接続され
たエンハンスメント型Nチャネルトランジスタ72と、
ダミービット線12と接地ノードとの間に接続されたエ
ンハンスメント型Nチャネルトランジスタ73とからな
り、これらのトランジスタ72、73の各ゲートに前記
イコライズ信号φpが与えられる。なお、平衡化期間中
に上記放電回路71によりビット線2およびダミービッ
ト線12の平衡点電位を低下させて従来よりもずらした
場合に、平衡化を解除した時にセンス線8およびダミー
セル側センス線18の電位差が速やかに開くように、ダ
ミービット線12にダミー用のトランジスタ74や75
…を接続して本体セル側とダミーセル側とのバランスを
とることが望ましい。
【0039】なお、上記したような放電回路71を設け
る考え方は、前記した図1の回路に限らず、他の読み出
し回路にも適用することが可能である。但し、ダミービ
ット線を充電する負荷のコンダクタンスが本体セル側の
ビット線を充電する負荷のコンダクタンスのRc倍の場
合には、イコライズ信号φpを解除した後のセンス線お
よびダミーセル側センス線の電位差の開きを速やかにす
るために、ダミービット線の容量がビット線の容量のR
c倍になるように設定すればよい。
【0040】さらに、上記したようにビット線およびダ
ミービット線の平衡点電位を低下させる考え方は、SR
AMセルのような相補的なビット線を持つ差動型セルを
有する半導体記憶装置にも適用することが可能である。
【0041】なお、本発明は、上記各実施例に限定され
るものではなく種々の変形が可能であり、メモリセルア
レイは、ノア型に限らずナンド型でもよい。また、本発
明は、高速のROMに限らず、ビット線の容量が重い中
速のROMにも適用できる。また、本発明は、EPRO
Mに限らず、EEPROM(電気的消去・再書込み可能
なROM)、マスクROM(読み出し専用メモリ)など
の不揮発性半導体記憶装置に一般的に適用することがで
きる。
【0042】
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置によれば、ビット線・ダミーセル側ビット線の
電位およびセンス線・ダミーセル側センス線の電位を同
時に高速に平衡化することが可能になり、読み出しの高
速化を十分に達成することができる。
【0043】また、本発明の不揮発性半導体記憶装置に
よれば、平衡化期間中にビット線およびダミービット線
の平衡点電位を低下させることにより、読み出し速度の
セル電流に対する依存性が少なくなり、セル電流が少な
くても読み出し速度の低下が少なくて済み、高速なデー
タセンスが可能になる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るEPROMの一部を
示す回路図。
【図2】図1の回路の読み出し動作を示す波形図。
【図3】図1中のダミーセル回路の他の例を示す回路
図。
【図4】図1中のダミーセル回路のさらに他の例を示す
回路図。
【図5】図1の回路においてセル電流が多い場合と少な
い場合とにおけるイコライズ信号φpのパルス幅とアク
セス時間との関係を示す特性図。
【図6】図1の回路におけるビット線電位、ダミービッ
ト線電位に対するビット線チャージ用トランジスタ、ダ
ミービット線チャージ用トランジスタの電流の特性例を
示す図。
【図7】本発明の第2実施例に係るEPROMの一部を
示す回路図。
【図8】EPROMにおける読み出し回路の従来例を示
す回路図。
【図9】図8の回路に対してビット線・ダミーセル側ビ
ット線の電位およびセンス線・ダミーセル側センス線の
電位を同時に平衡化する技術を適用する場合に考えられ
る回路図。
【図10】図9の回路の読み出し動作を示す波形図。
【符号の説明】
1…メモリセル(本体セル)、2…ビット線、3…列選
択用トランジスタ、4…ビット線チャージ用トランジス
タ、5…ビット線トランスファゲート用トランジスタ、
6…バイアス回路、7…ビット線負荷用トランジスタ、
8…センス線、11…ダミーセル、12…ダミーセル側
ビット線、13…ダミー列選択用トランジスタ、14…
ダミーセル側ビット線チャージ用トランジスタ、15…
ダミーセル側ビット線トランスファゲート用トランジス
タ、16…ダミーセル側のバイアス回路、17…ダミー
ビット線負荷用トランジスタ、18…ダミーセル側セン
ス線、20…差動型センスアンプ、21…ダミーセル回
路、71…放電回路、72…ビット線放電用トランジス
タ、73…ダミービット線放電用トランジスタ。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 ビット線と、 記憶されているデータ内容に応じて前記ビット線の電位
    を保持、または放電して低下させる不揮発性メモリセル
    と、 前記ビット線と第1ノードとの間に接続され、ゲートに
    所定値のバイアス電圧が印加される第1のトランスファ
    ゲートと、 前記第1ノードを充電する第1の負荷回路と、 ダミービット線と、 このダミービット線の電位を放電して低下させるダミー
    セルと、 前記ダミービット線と第2ノードとの間に接続され、ゲ
    ートに所定値のバイアス電圧が印加される第2のトラン
    スファゲートと、 前記第2ノードを充電する第2の負荷回路と、 プリチャージ信号により制御され、プリチャージ期間に
    前記第1ノードの電位と第2ノードの電位とを平衡化す
    る第1の平衡化回路と、 前記プリチャージ期間に前記ビット線の電位とダミービ
    ット線の電位とを平衡化する第2の平衡化回路と、 前記第1ノードの電位と第2ノードの電位とを比較し、
    その差を増幅して出力するセンスアンプとを具備し、前
    記第1の負荷回路および第1のトランスファゲートのコ
    ンダクタンス比と前記第2の負荷回路および第2のトラ
    ンスファゲートのコンダクタンス比とが1前後の所定範
    囲内に設定され、読み出し時における前記第2ノードの
    最終的な電位が前記第1ノードの低レベルと高レベルと
    の中間電位に設定されることを特徴する不揮発性半導体
    記憶装置。
  2. 【請求項2】 請求項1記載の不揮発性半導体記憶装置
    において、前記第2ノードの電位を発生する回路とし
    て、前記ダミービット線を前記メモリセルのオン電流の
    任意倍の電流で放電する回路が設けられていることを特
    徴する不揮発性半導体記憶装置。
  3. 【請求項3】 請求項1または2記載の不揮発性半導体
    記憶装置において、外部から供給されるアドレス信号の
    遷移を検知する検知回路と、この検知回路からの出力に
    応答して所定のパルス幅のパルス信号を発生するパルス
    発生回路とを具備し、上記パルス信号が前記プリチャー
    ジ信号として使用され、上記パルス信号の発生期間が前
    記プリチャージ期間となることを特徴する不揮発性半導
    体記憶装置。
  4. 【請求項4】 ビット線と、 記憶されているデータ内容に応じて前記ビット線の電位
    を保持、または放電して低下させる不揮発性メモリセル
    と、 前記ビット線と第1ノードとの間に接続され、ゲートに
    所定値のバイアス電圧が印加される第1のトランスファ
    ゲートと、 前記第1ノードを充電する第1の負荷回路と、 ダミービット線と、 このダミービット線の電位を放電して低下させるダミー
    セルと、 前記ダミービット線と第2ノードとの間に接続され、ゲ
    ートに所定値のバイアス電圧が印加される第2のトラン
    スファゲートと、 前記第2ノードを充電する第2の負荷回路と、 プリチャージ信号により制御され、プリチャージ期間に
    前記第1ノードの電位と第2ノードの電位とを平衡化す
    る第1の平衡化回路と、 前記プリチャージ期間に前記ビット線の電位とダミービ
    ット線の電位とを平衡化する第2の平衡化回路と、 前記第1ノードの電位と第2ノードの電位とを比較し、
    その差を増幅して出力するセンスアンプと、 前記プリチャージ期間に前記ビット線とダミービット線
    とを放電する回路とを具備し、前記第1の負荷回路およ
    び第1のトランスファゲートのコンダクタンス比と前記
    第2の負荷回路および第2のトランスファゲートのコン
    ダクタンス比とが1前後の所定範囲内に設定されること
    を特徴する不揮発性半導体記憶装置。
  5. 【請求項5】 請求項4記載の不揮発性半導体記憶装置
    において、前記第2ノードの電位を発生する回路とし
    て、前記ダミービット線を前記メモリセルのオン電流の
    任意倍の電流で放電する回路が設けられていることを特
    徴する不揮発性半導体記憶装置。
  6. 【請求項6】 請求項4または5記載の不揮発性半導体
    記憶装置において、外部から供給されるアドレス信号の
    遷移を検知する検知回路と、この検知回路からの出力に
    応答して所定のパルス幅のパルス信号を発生するパルス
    発生回路とを具備し、上記パルス信号が前記プリチャー
    ジ信号として使用され、上記パルス信号の発生期間が前
    記プリチャージ期間となることを特徴する不揮発性半導
    体記憶装置。
  7. 【請求項7】 請求項4乃至6のいずれか1項に記載の
    不揮発性半導体記憶装置において、前記ダミービット線
    を充電する負荷回路のコンダクタンスと前記ビット線を
    充電する負荷回路のコンダクタンスとの比が、上記ダミ
    ービット線の寄生容量とビット線の寄生容量との比に等
    しく設定されていることを特徴する不揮発性半導体記憶
    装置。
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