JPH0346915B2 - - Google Patents

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JPH0346915B2
JPH0346915B2 JP59004315A JP431584A JPH0346915B2 JP H0346915 B2 JPH0346915 B2 JP H0346915B2 JP 59004315 A JP59004315 A JP 59004315A JP 431584 A JP431584 A JP 431584A JP H0346915 B2 JPH0346915 B2 JP H0346915B2
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JP
Japan
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memory cell
voltage
inverting amplifier
output
push
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Kyokazu Hashimoto
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Nippon Electric Co Ltd
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

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Description

【発明の詳細な説明】 （発明の分野） 本発明は半導体メモリ、特に絶縁ゲート型の構
造をもつ電界効果型トランジスタ（以下IGFET
と記す）を主な構成要素とする大容量、高速度の
記憶装置に関する。
（従来技術） 第１図は、従来技術による、浮遊ゲート型
IGFETを記憶素子として用いた電気的に書き込
み可能な記憶装置（以下EPROMと記す。）の一
部回路図である。
M11，M12…，M1o，M21，M221…，M2o，
Mn1，Mn2，…，Mnoは、それぞれメモリーセル
である。M11，M12…，M1oが並列に第１のデイ
ジツト線B1に接続され、M21，M22…，M2oが並
列に第２のデイジツト線B2に接続され、Mn1，
Mn2，…，Mnoが並列に第ｍのデイジツト線Bm
に接続される。上記メモリーセルM11，M21，
…，Mn1のゲート電極にはそれぞれＸアドレス線
X1が、前記メモリーセルM12，M22，…，Mn2の
ゲート電極にはそれぞれＸアドレス線X2が、…、
上記メモリーセルM1o，M2o，…，Mnoのゲート
電極にはそれぞれＸアドレス線Xnが接続される。
Ｙアドレスを指定するＹアドレス線Y1，Y2，
…，Ymと、前記Ｙアドレス線のうち１本をゲー
ト電極に接続したＹアドレス切り換え用
IGFETS1，S2…，Smと、S1，S2，…，Smのド
レインである点A1と電極Vccの間に接続された
負荷抵抗として働く、抵抗成分をもつた素子RL1
と点A1を入力とし点C1を出力とするセンスアン
プ回路I1、及び、基準電圧VREFを出力する基準電
圧発生回路Ｒと、前記反転増幅器の出力C1と前
記基準電圧発生回路の出力D1を入力とする比較
検出器より構成される。
読み出し時は、Ｘアドレス線、Ｙアドレス線の
おのおの１本が“１”他が“０”になる。例え
ば、X1が“１”X2，Xnが“０”、Y1が“１”、
Y2…，Ymが“０”の時、メモリーセルM11が選
択され、M11のゲート電極には読み出し電圧が印
加される。この時、選択されたメモリーセルに書
き込まれている情報により、メモリーセルが導通
するか否かが決定される。選択されたメモリーセ
ルが書き込まれていて、浮遊ゲートに電子が注入
されている場合、しきい値が読み出し電圧よりも
高いので、メモリーセルは非導通となり、デイジ
ツト線に付加されている容量は、負荷抵抗素子
RL1を通して充電され、点A1の電位は上昇し、セ
ンスアンプ回路の出力C1の電位は下降する。比
較検出器で点C1の電圧と基準電圧発生回路の出
力電圧VREFと比較し、増幅することにより、比較
検出器の出力E1には“０”が出力される。
又、選択されたメモリーセルが非書き込み状態
の場合、ゲート電極に読み出し電圧が印加される
と、メモリーセルは導通となり、デイジツト線に
付加されている容量にたくわえられた電荷は放電
され、メモリーセルには一定電流Ionが流れ、点
A1の電位は下降し、センスアンプ回路の出力C1
の電圧は上昇する。比較検出器で点C1の電圧と
基準電圧発生回路の出力電圧VREFと比較し、増幅
することにより、比較検出器の出力E1には、
“１”が出力される。
以上のように選択されたメモリーセルの導通、
非導通に応じて変化するデイジツト線の電圧をセ
ンスアンプ回路で増幅し、前記センスアンプ回路
で増幅し、前記センスアンプ回路の出力電圧と、
基準電圧VREFとを、比較検出器で比較し、増幅す
ることにより本記憶装置は機能する。
以下、メモリーセルが書き込まれた状態のとき
を“０”の状態とし、“０”の状態のメモリーセ
ルをＸアドレス線、及びＹアドレス線により選択
し、読み出した時、比較検出器F1の出力には
“０”が出力され、メモリーセルが非書き込みの
状態のときを“１”の状態とし、“１”の状態の
メモリーセルをＸアドレス線、及びＹアドレス線
により選択し、読み出した時、比較検出器F1の
出力には“１”が出力されると仮定する。
第２図に、従来例の記憶装置に用いられるセン
スアンプ回路I1を示す。DLは選択されたデイジ
ツト線（第１図においてはB1）を示し、DLの電
圧をVinとする。
第３図は、従来例の記憶装置に用いられる基準
電圧発生回路Ｒである。
本従来例のセンスアンプ回路I1は、プシユプル
型反転増幅器IV１と、上記プシユプル型反転増
幅器IV１の出力SBとセルからの入力点A1との間
に接続された帰還用抵抗Rf1と、ソースを上記セ
ルからの入力点A1に、ゲートを上記プシユプル
型反転増幅器IV１の出力SBに、ドレインを電源
Vccに接続したエンハンスメント型の帰還用
IGFETQ25より構成される。Q21はデイプレツシ
ヨン型IGFET、Q22，Q24はそれぞれエンハンス
メント型IGFET、Q23は浅いデイプレツシヨン型
IGFETである。
本従来例の基準電圧発生回路Ｒ（第３図）は、
センスアンプ回路のプツシユプル型反転増幅器
IV１と全く同一の入出力特性をもつQ31，Q32，
Q33，Q34から構成されるプシユプル型反転増幅
器IV２と、前記プシユプル型反転増幅器IV２の
出力を上記プシユプル型反転増幅器IV２の入力
に対して一定電圧にバイアスするIGFETQ35，
Q36から構成される。ここでQ31，Q35，Q36は、
それぞれデイプレツシヨン型IGFET、Q32，Q34
はそれぞれエンハンスメント型IGFET、Q33は浅
いデイプレツシヨン型IGFETである。
第４図のINVで表わした曲線は、第２図IV１
第３図IV２で表わしたプシユプル型反転増幅器
の入出力特性である。
従来例の動作を第２図、第３図、第４図を用い
て説明する。第２図において、Y1が“Ｌ”→
“Ｈ”に変化すると、入力点A1に付加された容量
は通常、選択されたデイジツト線DLに付加され
て容量よりも十分小さい為、入力点A1の電圧は
デイジツト線DLの電圧まで低下し、それ以後は、
S1のゲート幅／ゲート長は、メモリーセルのゲート幅／
ゲート長に比 べ、十分大きく設計されている為、入力点A1の
電圧は、デイジツト線DLの電圧とほぼ同一とな
り、同一に変化する。
従つて、以下、Y1が“Ｌ”の場合及びY1が
“Ｌ”→“Ｈ”に変化する瞬間を除き入力点A1の
電圧は、デイジツト線DLの電圧（Vin）と等し
いとして説明する。まず、選択されたメモリーセ
ルが“０”の状態の場合について説明する。セン
スアンプ回路の動作スピードがもつとも遅くなる
場合を仮定して、選択されたデイジツト線DLの
電圧（Vin）が0Vとする。Y1が“Ｌ”→“Ｈ”
になると、前述した通り、入力点A1の電圧は、
一瞬低下する。従つて、第２図のプシユプル型反
転増幅器IV１の出力Voutは、電源電圧Vcc又は
それに近い値となる。（第４図点J1に対応）この
場合、VoutとVinとの差〔Vout−Vin〕が帰還
用IGFETQ25のしきい値より十分大きい為、Q25
を通して大きな電流が流れ、デイジツト線DLの
電圧Vinは上昇する。デイジツト線DLの電圧Vin
が第４図の点K1に対応する電圧まで上昇すると
第４図から明らかなように、プシユプル型反転増
幅器の増幅率を（−Ａ）とするとIV１の出力電
圧Voutは、デイジツト線DLの電圧Vinの変化の
−Ａ倍だけ変化する。例えばＡ＝20に設計すると
デイジツト線DLの電圧Vinが0.2V変化するのに
応じて、プシユプル型反転増幅器IV１の出力電
圧Voutが4V変化することになる。こうしてデイ
ジツト線の電圧Vinが上昇し、〔Vout−Vin〕が
Q25のしきい値と等しくなると、Q25がoffとなる
為、これより先デイジツト線DLを充電する電流
は、帰還用抵抗Rf1を通して流れることとなり、
デイジツト線DLの電圧Vinは、プシユプル型反
増幅器IV１の出力電圧Voutと一致した所で平衡
する。（第４図点H1に対応） この時のプシユプル型反転増幅器IV１の出力
電圧Voutとデイジツト線DLの電圧Vinの間には、
(1)式の関係が成り立つ。
Vout＝Vin ……(1) 第４図のS4は(1)式の関係を表わしたものであ
る。この時のVout＝Voffとする。
次にアドレス入力が切り換わり、“１”の状態
のメモリーセルが選択された場合、つまりデイジ
ツト線に付加されている容量にたまつていた電荷
が放電される場合について説明する。
メモリーセルに流れる電流IONにより、デイジ
ツト線DLに付加されている容量にたまつていた
電荷は放電され、デイジツト線DLの電圧Vinは
低下する。これにともない、プシユプル型反転増
幅器IV１の出力電圧VoutはVinの変化の−Ａ倍
だけ上昇し、Q25がoffの時は、帰還用抵抗Rf1に
流れる電流がメモリーセルに流れる電流IONに等
しいので、(2)式で表わされる電圧で平衡するか又
は、(3)式で表わされるように、Q25がonする電圧
付近でリミツトされる。
Vout＝Vin＋Rf1ION ……(2) Vout＝Vin＋VT ……(3) （VTはQ25のしきい値） 第４図のS1は、(2)式の関係を表わしたものであ
る。この時のVout＝Von1とする。
第３図のQ35で表わすIGFETの等価抵抗値を
RT1、Q36で表わすIGFETの等価抵抗値をRT2と
し、プシユプル型反転増幅器IV２の入力Rcの電
圧をVinとおくと、第４図の入出力特性INVが、
IV２の入出力特性をも表わすこととなり、出力
RBの電圧をVREFとすると、第３図の基準電圧発
生回路の出力電圧VREFは、(4)式で表わされる。
VREF＝（１＋RT1／RT2）Vin ……(4) 第４図のR1は、(4)式の関係を表わしたもので
ある。
この時のVREF＝VREF1とする。
本記憶装置は、基準電圧VREFを、“０”の状態
のメモリーセルを選択した場合のプシユプル型反
転増幅器IV１の出力電圧Voffと、“１”の状態の
メモリーセルを選択した場合のプシユプル型反転
増幅器IV１の出力電圧Vonとの間に設定するこ
とにより機能する。又、基準電圧VREFと、“０”
の状態のメモリーセルを選択した場合のプシユプ
ル型反転増幅器IV１の出力電圧Voffとの差は、
(5)式で表わすように、次段の比較検出器で検出で
きる最低の電圧差以上である必要があるが、
〔VREF−Voff〕の値が必要以上に大きいと、次に
“１”の状態のメモリーセルを選択した場合のス
イツチングスピードは遅くなる。
VREF−Voff≧α ……(5) （αは、比較検出器で検出できる最低の電圧差） 同様に、“１”の状態のメモリーセルを選択し
た場合のプシユプル型反転増幅器IV１の出力電
圧Vonと基準電圧VREFとの差は、(6)式で表わすよ
うに、次段の比較検出器で検出できる最低の電圧
差以上である必要があるが、〔Von−VREF〕の値
が必要以上に大きいと、次に“０”の状態のメモ
リーセルを選択した場合のスイツチングスピード
は遅くなる。
Von−VREF≧α ……(6) （αは、比較検出器で検出できる最低の電圧差） 大容量になるに従い、微細加工が必要となる
が、微細加工するに従い、各メモリーセル間でゲ
ート長、ゲート幅がばらつくことによる各メモリ
ーセルに流れる電流IONの変化は大きくなる。例
えば、メモリーセルのゲート長が設計値より大き
くなると、メモリーセルに流れる電流IONが少な
くなり、“０”の状態のメモリーセルを選択した
場合のプシユプル型反転増幅器IV１の出力電圧
は、第４図Ｇ２点に対応した電圧Von2で平衡す
る。
この場合、〔Von2−VREF1〕の値が６式のαで
表わす値より小さくなると、次段の比較検出器で
検出が不可能となる。
又、ゲート長が設定値より小さくなると、メモ
リーセルに流れる電流IONが多くなり、次に“０”
の状態のメモリーセルを選択した場合、プシユプ
ル型反転増幅器IV１の出力電圧は、第４図Ｇ３
点に対応した電圧Von3で平衡する。この場合、
〔Von3−VREF2〕の値が必要以上に大きくなるの
で、次に“１”の状態のメモリーセルを選択した
場合のスイツチングスピードは遅くなる。メモリ
ーセルのゲート幅が設計値より大きくなつた場合
は、ゲート長が設計値よりも小さくなつた場合と
同じ現象が起こる。又、メモリーセルのゲート幅
が設計値より小さくなつた場合は、ゲート長が設
計値よりも大きくなつた場合と同じ現象が起こ
る。
メモリーセルの設計値のゲート長をLA、実際
にでき上がつたメモリーセルのゲート長をLBと
すると、LB／LAは(7)式で表わされる。
Ｋ＝LB／LA＝｜LA−ｒ｜／LA ……(7) ｒ：各メモリーセル間でゲート長がばらつく値の
範囲 例えば、LA＝5μ、ｒ＝−1μ〜＋1μとするとＫ
＝0.8〜1.2 LA＝3μ、ｒ＝−1μ〜＋1μとするとＫ＝0.67〜
1.33となる。
メモリーセルに流れる電流はＷ／Ｌに比例するの で、ゲート長が設計値通りにでき上がつた場合
に、流れる電流をIONとすると、ゲート長を5μで
設計した場合は、実際にでき上がつたメモリーセ
ルに流れる電流は、0.8ION〜1.2IONまでばらつく。
一方、ゲート長を3μで設計した場合は、実際に
でき上がつたメモリーセルに流れる電流は、
0.67ION〜1.33IONまでばらつくことになる。
以上述べたように、従来技術を用いた本例で
は、大容量化にともない、メモリーセルのゲート
長とゲート幅を小さくした時に、メモリーセルに
流れる電流IONのばらつきが大きくなり、IONが設
計値より少なくなると、“０”の状態のメモリー
セルを選択した場合のプシユプル型反転増幅器
IV１の出力電圧Vonが小さくなるが、Vonと基
準電圧VREFとの差が、次段の比較検出器で検出で
きる電圧差より小さくなると、正常動作しなくな
り、又、IONが設計値より多くなると、“０”の状
態のメモリーセルから“１”の状態のメモリーセ
ルを選択した場合、スイツチングスピードが遅く
なるという欠点があり、大容量で高速度の記憶装
置に適さない。
（発明の目的） 本発明の目的は、前述の欠点を除去し、大容量
化に有効な高速度の記憶装置を提供することにあ
る。
（発明の構成） 本発明はメモリーセルと同一の構成のダミーセ
ルを用い、このダミーセルに流れる電流にもとづ
いて読み出し時に用いる基準電圧を発生させるこ
とを特徴とする。
本発明によれば複数の記憶素子と、アドレス線
とデイジツト線と、前記記憶素子の内容に応じて
変化する前記デイジツト線の電圧を検出する為の
検出手段とを少なくとも含む記憶装置において、
上記記憶素子は、記憶内容に応じて、記憶素子自
体に電流が流し得るか否かが決定される記憶素子
であり、上記検出手段は上記デイジツト線を入力
する第１の反転増幅器と、上記第１の反転増幅器
の出力を入力とし、上記第１の反転増幅器の出力
電圧の変化を正相に伝達する絶縁ゲート型電界効
果型トランジスタから構成された部分回路と、上
記部分回路の出力がゲートに印加された電源と上
記デイジツト線間に接続された第１の絶縁ゲート
型電界効果型トランジスタと、上記第１の反転増
幅器の出力と上記デイジツト線の間にそう入され
た抵抗成分を持つ第１の抵抗手段とを有するセン
スアンプ回路と、上記、記憶素子と同一の構造と
特性を持ち、ゲートが電源電圧の変化と同一方向
に変化する電圧源に接続された疑似記憶素子と、
上記、疑似記憶素子の電気的に接続された入力線
を入力とする前記第１の反転増幅器と同一の入出
力特性をもつ第２の反転増幅器と、上記第２の反
転増幅器の出力がゲートに印加された電源と、上
記入力線に接続された第２の絶縁ゲート型電界効
果型トランジスタと、上記第２の反転増幅器の出
力と、上記入力線の間にそう入された抵抗成分を
持ち、上記第１の抵抗手段よりも小さな抵抗値を
持つ第２の抵抗手段とを有する基準電圧発生回路
と、前記第１の反転増幅器の出力電圧と、上記基
準電圧発生回路の出力電圧との電圧差を比較し、
増幅する比較検出器より構成される記憶装置が得
られる。
（実施例） 本発明の一実施例で用いるセンスアンプ回路を
第５図に示す。Ｍ，Ｃと示した部分は、第１図の
Ｍ，Ｃと表示した部分と全く同一であるので説明
を省略する。
本発明のセンスアンプ回路S1′は、マトリクス
状に接続された記憶素子としてのメモリーセル
と、アドレス信号に対応して選択された１個のメ
モリーセルが電気的に接続された機能ブロツク
Ｍ，Ｃの接続点A1を入力とするプシユプル型反
転増幅器IV３と、上記反転増幅器IV３の出力SO
がゲートに、ドレインが電源Vccに接続された浅
いエンハンスメントのしきい値をもつIGFETQ55
のソースがドレインに、ゲートとソースを共通に
接地電位に接続したデイプレツシヨン型
IGFETQ56とから構成されるレベルシフタ段LS
と、上記レベルシフタ段LSの出力をゲートに、
ドレインを電源Vccに、ソースをセルからの入力
点A1に接続した浅いエンハンスメントのしきい
値をもつIGFETQ57と、上記反転増幅器IV３の
出力SDと、上記セルからの入力点A1との間に接
続された帰還用抵抗Rfsより構成される。Q51は
デイプレツシヨン型IGFETQ52，Q54はエンハン
スメント型IGFETQ55は浅いデイプレツシヨン型
IGFETである。
本発明の一実施例の基準電圧発生回路R′を第
６図に示す。本発明の基準電圧発生回路は、ゲー
トが電源に、ソースが接地電位に接続されたメモ
リーセルと同一の構造と特性を持つ素子Q66（以
下、ダミーセルと記す。）と、上記ダミーセルの
ドレインと電気的に接続された入力線REを入力
とするセンスアンプ回路のプシユプル型反転増幅
器IV３と全く同一の入出力特性をもつプシユプ
ル型反転増幅器IV４と、前記反転増幅器IV４の
出力RDが、ゲートにドレインが電源Vccに、ソ
ースが上記入力線REに接続されたQ55，Q57と同
一の浅いエンハンスメントのしきい値をもつ
IGFETQ65と、上記プシユプル型反転増幅器IV
４の出力RDと、上記入力線REとの間に接続さ
れ、センスアンプ回路の帰還用抵抗Rfsより抵抗
値が小なる、帰還用抵抗Rfsより構成される。
Q61はデイプレツシヨン型IGFET、Q62，Q64は
エンハンスメント型IGFET、Q63は浅いデイプレ
ツシヨン型IGFETである。
第７図のINVで表わす曲線は、第５図のIV３、
第６図のIV４で表わしたプシユプル型反転増幅
器の入出力特性である。
（実施例の動作） 本発明の一実施例の動作を第５図、第６図、第
７図を用いて説明する。
まず、選択されたメモリーセルが“０”の状態
の場合について説明する。第５図において、接続
点A1に付加されている容量は、従来例と同様な
過程で、プシユプル型反転増幅器IV３の出力電
圧Voutと、デイジツト線DLの電圧VInとの差が
2VT0（VT0はQ55，Q57のしきい値）になるまで、
帰還用IGFETQ57により充電される。これより
先、デイジツト線DLを充電する電流は、帰還用
抵抗Rfsを通して流れることとなり、デイジツト
線DLの電圧Vinは、従来例と同様に、プシユプ
ル型反転増幅器IV３の出力電圧Voutと一致した
所で平衡する。（第７図H1点に対応） この時のプシユプル型反転増幅器IV３の出力
電圧Voutとデイジツト線DLの電圧Vinの間には、
(1)式の関係が成り立つ Vout＝Vin ……(1) 第７図のS4は、(1)式の関係を表わしたものであ
る。この時のVout＝Voffとする。
次にアドレス入力が切り換わり、“１”の状態
のメモリーセルが選択された場合について説明す
る。
デイジツト線に付加されている容量にたまつて
いた電荷は放電され、メモリーセルに電流IONが
流れ、デイジツト線DLの電圧Vinは低下しプシ
ユプル型反転増幅器IV３の出力はVoutは、従来
例と同様な過程で上昇し、、(8)式で表わされる電
圧で平衡するか又は、(9)式で表わされるように、
帰還用IGFETQ57がoffする電圧付近でリミツト
される。
Vout＝Vin＋RfsIon ……(8) Vout＝Vin＋2VT0 ……(9) （VT0はQ55，Q57のしきい値） 第７図のS5は、(8)式の関係を表わしたものであ
る。この時のVout＝Von5とする。
一方、第６図の入力線REの電圧をVin、プシ
ユプル型反転増幅器IV４の出力RDの電圧をVREF
とすると、ダミーセルはメモリーセルと同一の構
造と特性をもつので、ダミーセルに流れる電流は
メモリーセルに流れる電流IONと等しくなり、(10)
式で表わされる電圧で平衡するか又は（11）式で
表わされるように、帰還用IGFETQ65がoffする
電圧付近でリミツトされる。
VREF＝Vin＋RfRION ……(10) VREF＝Vin＋VT0 ……（11） （VT0はQ65のしきい値） 本発明の記憶装置は、従来例と同様に、基準電
圧VREFを“０”の状態のメモリーセルを選択した
場合のプシユプル型反転増幅器IV３の出力電圧
Voffと、“１”の状態のメモリーセルを選択した
場合のプシユプル型反転増幅器IV３の出力電圧
Vonとの間に設定することにより機能する。
第７図において、ゲート長が設計値通りの寸法
ででき上がつた場合、“１”の状態のメモリーセ
ルを選択した場合のプツシユプル型反転増幅器
IV３の出力電圧VoutをVon5とし、この場合の基
準電圧発生回路の出力電圧VREFをVREF5とする。
(1) ゲート長が設計値よりも大きくなつた場合 メモリーセルに流れる電流は設計値よりも少
なくなる。この時の電流値をIONSとすると、
RfsとIONSの積が2VT0より小さければ、プシユ
プル型反転増幅器IV３の出力電圧Voutは
（12）式で表わされる。
Vout＝Vin＋RfsIONS ……（12） 第７図のS6は、（12）式で表わしたものであ
る。この時のVout＝Von6とする。
又、ダミーセルにもメモリーセルと同じ電流
が流れるので、RfRとIONSの積がVT0より小さけ
れば、基準電圧発生回路の出力電圧VREFは
（13）式で表わされる。
VREF＝Vin＋RfR・IONS ……（13） 第７図のR6は（13）式を表わしたものであ
る。この時のVREF＝VREF6とする。
ゲート長が設計値よりも大きくなり、メモリ
ーセルに流れる電流が設計値より少なくなる
と、“１”の状態のメモリーセルを選択した場
合、プシユプル型反転増幅器IV３の出力電圧
Voutは第７図に示すように、Von5→Von6へ移
動するが、ダミーセルに流れる電流もメモリー
セルに流れる電流と同様に変化するので、基準
電圧VREFはVREF5→VREF6へ移動する。
第７図から明らかなように、“１”の状態の
メモリーセルを選択した場合のプシユプル型反
転増幅器IV３の出力Voutと基準電圧VREFとの
差は、〔Von6−VREF6〕となり、ゲート長が設
計値通りの寸法にでき上がつた場合の電圧差
〔Von5−VREF5〕と、ほとんど差が無いので、
従来例の場合のように、メモリーセルに流れる
電流が設計値より少なくなると、“１”の状態
のメモリーセルを選択した場合のセンスアンプ
回路の出力Vontと基準電圧VREFとの差が小さ
くなり、次段の比較検出器で電圧差を検出する
ことが困難となることが無い。
(2) ゲート長が設計値よりも小さくなつた場合 メモリーセルに流れる電流は設計値より多く
なる。この時の電流値をIONLとすると、Rfsと
IONLとの積が2VT0より小さければ、プシユプル
型反転増幅器IV３の出力電圧Voutは（14）式
で表わされる。
Vout＝Vin＋RfsIONL ……（14） 第７図のS7は、（14）式を表わしたものであ
る。この時のVout＝Von7とする。
又、ダミーセルにもメモリーセルと同じ電流
が流れるので、RfRとINOLの積がVT0より小さけ
れば、基準電圧発生回路の出力電圧VREFは
（15）式で表わされる。
VREF＝Vin＋RfRIONL ……（15） 第７図のR7は（15）式を表わしたものであ
る。この時のVREF＝VREF7とする。
ゲート長が設計値よりも小さくなり、メモリ
ーセルに流れる電流が設計値より少なくなる
と、“１”の状態のメモリーセルを選択した場
合、プシユプル型反転増幅器IV３の出力電圧
Voutは、第７図に示すように、Von5→Von7へ
移動するが、ダミーセルに流れる電流もメモリ
ーセルに流れる電流と同様に変化するので、基
準電圧VREFは、VREF5→VREF7へ移動する。
第７図から明らかなように、“１”の状態の
メモリーセルを選択した場合のプシユプル型反
転増幅器IV３の出力Voutと、基準電圧VREFと
の差は、〔Von7−VREF7〕となり、ゲート長が
設計値通りにでき上がつた場合の電圧差
〔Von5−VREF5〕とほとんど差が無いので、従
来例の場合のように、メモリーセルに流れる電
流が設計値より多くなると、“１”の状態のメ
モリーセルを選択した場合のセンスアンプ回路
の出力Voutと、基準電圧VREFの差が必要以上
に大きくなり、次に“０”の状態のメモリーセ
ルを選択した場合、スイツチングスピードが遅
くなるということは無い。
ゲート幅が設計値よりも小さくなつた場合
は、ゲート長が設計値よりも大きくなつた場合
と同様な理由により、メモリーセルに流れる電
流が少なくなつても次段の比較検出器で検出が
困難になることは無く、又、ゲート幅が設計値
よりも大きくなつた場合は、ゲート長が設計値
よりも小さくなつた場合と同様な理由により、
メモリーセルに流れる電流が多くなつても、次
に“０”の状態のメモリーセルを選択した場
合、スイツチングスピードが遅くなるというこ
とは無い。
又、本発明の実施例の場合、“１”のメモリ
ーセルを選択した場合、プシユプル型反転増幅
器IIV３の出力電圧Voutは(9)式で表わされた電
圧でリミツトされ、基準電圧VREFは、(1)式で表
わされた電圧でリミツトされるので、ゲート長
又は、ゲート幅が設計値からばらつき、メモリ
ーセルに流れる電流が多くなつても、プシユプ
ル型反転増幅器IV３の出力電圧Vonと、基準
電圧VREFの差が必要以上に大きくなることが無
いので、従来例の場合のように、(3)式で表わさ
れる電圧でリミツトされる場合に比べて、次に
“０”の状態のメモリーセルを選択した場合の
スイツチングスピードは高速となる。
（発明の効果） 以上述べたように、本発明の記憶装置は、大容
量化し、メモリーセルのゲート長又はゲート幅が
微細化されるに伴ない、メモリーセルのゲート長
又はゲート幅がウエハー内、ウエハー間で設計値
からばらつくことにより、メモリーセルに流れる
電流が設計値より変化するが、メモリーセルに流
れる電流が設計値より少なくなつても、ダミーセ
ルに流れる電流も同様に少なくなるので、センス
アンプ回路の出力電圧と、基準電圧発生回路の出
力電圧との差は、メモリーセルに流れる電流が設
計値の場合と比べてほとんど変化しないので、次
段の比較検出器で電圧差を検出することが容易と
なる。又、メモリーセルに流れる電流が設計値よ
り多くなつても、ダミーセルに流れる電流も同様
に多くなるので、センスアンプ回路の出力電圧と
基準電圧発生回路の出力電圧との差は、メモリー
セルに流れる電流が設計値の場合と比べてほとん
ど変化しないので、次に“０”の状態のメモリー
セルを選択した場合、スイツチングスピードが高
速となる。
以上述べたように、本発明の記憶装置は、メモ
リーセルに流れる電流の変化に対して、比較検出
器の入力の電圧差がほとんど変化しないので、大
容量、高速度の記憶装置に適している。
以上の実施例は、EPROMを例にとり説明した
が、選択されたメモリーセルを含むデイジツト線
の電圧が記憶素子の記憶している内容により変化
し、前記デイジツト線の電圧変化を検出する構成
を持つものであれば有効でありEPROMに限らな
い。
又、レベルシフタ段については、エンハンスメ
ント型IGFETと、デイプレツシヨン型IGFETを
直列に接続したものを示したが、入力の電圧変化
が同じ位相で出力に伝達される構成をもつもので
あれば、有効である。
又、反転増幅器についてはプシユプル型のもの
を例にとり説明したが、構成については特に制限
するものではない。
【図面の簡単な説明】
第１図は、従来技術による記憶装置の一部回路
図である。第２図は、従来例のセンスアンプ回路
である。Ｍ，Ｃで表わす部分は、第１図MCで表
わす部分と同一である。第３図は、従来例の基準
電圧発生回路である。第４図は、従来例の動作を
説明する為の図である。INVで表わした曲線は、
従来例のセンスアンプ回路の反転増幅器IV１と
基準電圧発生回路の反転増幅器IV２の入出力特
性である。Von1，Von2，Von3は共に、“１”の
状態のメモリーセルを選択した場合のセンスアン
プ回路の出力電圧を示し、VREF1は、基準電圧を
示し、Voffは“０”の状態のメモリーセルを選
択した場合のセンスアンプ回路の出力電圧を示
す。第５図は本発明のセンスアンプ回路の一実施
例である。Ｍ，Ｃで表わす部分は第１図のＭ，Ｃ
で表わす部分と同一である。第６図は、本発明の
基準電圧発生回路の一実施例である。Q66はメモ
リセルと同じ構造と特性をもつダミーセルであ
る。第７図は、本実施例の動作を示す為の図であ
る。INVで表わした曲線は、本実施例のセンス
アンプ回路の反転増幅器IV３と、基準電圧発生
回路の反転増幅器IV４の入出力特性である。
Von5，Von6，Von7は共に“１”の状態のメモリ
ーセルを選択した場合のセンスアンプ回路の出力
電圧を示し、VREF5，VREF6，VREF7は共に基準電
圧を示し、Voffは“０”の状態のメモリーセル
を選択した場合のセンスアンプ回路の出力電圧を
示す。

Claims (1)

    【特許請求の範囲】
  1. １ 浮遊ゲートを有する電界効果トランジスタで
    構成された記憶素子を備える記憶装置において、
    帰還抵抗手段を有し選択された記憶素子からの読
    出しデータを増幅する第１の反転増幅器と、前記
    記憶素子と同一構造および同一特性を有する疑似
    記憶素子と、帰還抵抗手段を有し前記疑似記憶素
    子からの信号を増幅する第２の反転増幅器と、前
    記第１および第２の反転増幅器の出力を比較する
    比較検出器とを設け、前記第２の反転増幅器の帰
    還抵抗手段のインピーダンスは前記第１の反転増
    幅器の帰還抵抗手段のインピーダンスよりも小さ
    く、かつ選択された記憶素子に供給される読出し
    電圧と実質的に同一の電圧が前記疑似記憶素子に
    供給されることを特徴とする記憶装置。
JP59004315A 1984-01-13 1984-01-13 記憶装置 Granted JPS60150297A (ja)

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