JPS58208990A - 記憶装置 - Google Patents
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- JPS58208990A JPS58208990A JP57090604A JP9060482A JPS58208990A JP S58208990 A JPS58208990 A JP S58208990A JP 57090604 A JP57090604 A JP 57090604A JP 9060482 A JP9060482 A JP 9060482A JP S58208990 A JPS58208990 A JP S58208990A
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- memory cell
- amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に関するものである。
絶縁ゲート金持つ電気的に書き込み可能な読み出し専用
メモリー（以下、ＥＦＲＯＭと記す）の読み出し状態を
示すブロック図を第１図に示す。
メモリー（以下、ＥＦＲＯＭと記す）の読み出し状態を
示すブロック図を第１図に示す。
一般に、メモリーセルには、書き込み状態と非書き込み
状態とがある。書き込み状態のしきい値（ＶＴ）は、読
み出し時に、ゲート電極に印加される電圧よｐも高い。
状態とがある。書き込み状態のしきい値（ＶＴ）は、読
み出し時に、ゲート電極に印加される電圧よｐも高い。
そのため、このメモリーセルを選択した場合、メモリー
セルは非導通状態（ＯＦＦ） となる。今、これを“
０゛が記憶されていると定義する。非書き込み状態のメ
モリーセルを選択した場合、メモリーセルは導通状態（
ＯＮ）となる。これを“１″が記憶されていると定義す
る。
セルは非導通状態（ＯＦＦ） となる。今、これを“
０゛が記憶されていると定義する。非書き込み状態のメ
モリーセルを選択した場合、メモリーセルは導通状態（
ＯＮ）となる。これを“１″が記憶されていると定義す
る。
第１図において、今、アドレス線Ｘ１とアドレス線Ｙ１
によｐ、メモリーセルＭ１が選択されたとＴる。メモリ
ーセルＭＩＫ″０″が記憶されている時、点りの電位１
Ｖｏｆｆ（Ｌ）、点Ｍの電位をＶｏｆｆ（Ｍ） とす
る。
によｐ、メモリーセルＭ１が選択されたとＴる。メモリ
ーセルＭＩＫ″０″が記憶されている時、点りの電位１
Ｖｏｆｆ（Ｌ）、点Ｍの電位をＶｏｆｆ（Ｍ） とす
る。
一方、アドレス線Ｘ２． アドレス線ＹＩＫよｐ１メモ
リーセルＭ２が選択され、このメモリーセルＭ２に“１
″が記憶されている時１点りの電位をＹｏｎ （Ｌ ）
、点Ｍの電位’ｉＶＯｎ（Ｍ、ｌとする。増幅器１は、
前記■ｏｆｆ（Ｌ） とＶｏｎ（Ｌ）の電位差を増幅
している。点りにはディジット線がつながっているので
、大きな容量がついている。比較検出器３は、メモリー
セルに“０“が書き込まれている時の点Ｍの電位Ｖｏｆ
ｆ（Ｍ） と基準電圧発生回路２で得られた基準電圧
ＶａＢＦ’に比較し、（１）式の関係が成り立っている
時は、メモリーセルに“０′が書き込まれていると判断
し１点Ｍの電位と基準電圧との差を増幅し、出力バラフ
ッ４’ｉ通して、出力Ｖｏに０”が出力される。
リーセルＭ２が選択され、このメモリーセルＭ２に“１
″が記憶されている時１点りの電位をＹｏｎ （Ｌ ）
、点Ｍの電位’ｉＶＯｎ（Ｍ、ｌとする。増幅器１は、
前記■ｏｆｆ（Ｌ） とＶｏｎ（Ｌ）の電位差を増幅
している。点りにはディジット線がつながっているので
、大きな容量がついている。比較検出器３は、メモリー
セルに“０“が書き込まれている時の点Ｍの電位Ｖｏｆ
ｆ（Ｍ） と基準電圧発生回路２で得られた基準電圧
ＶａＢＦ’に比較し、（１）式の関係が成り立っている
時は、メモリーセルに“０′が書き込まれていると判断
し１点Ｍの電位と基準電圧との差を増幅し、出力バラフ
ッ４’ｉ通して、出力Ｖｏに０”が出力される。
Ｖｏｆｆ （Ｍ ）＞ ＶＢＩＰ ＋ ａ ・・−＝
（１）（α；比較検出器が検出可能な最小の電位差
）一方、メモリーセルに“１″が書き込まれている時も
同様に２点Ｍの電位Ｙｏｎ（Ｍ）と基準電圧発生回路２
で得られた基準電圧Ｖｉｇｙと比較し、（２）式の関係
が成シ立ちている時は、メモリーセルに“１“が書き込
まれていると判断し、点Ｍの電位と、基準電圧との差を
増幅して、出方バッファ４全通して、出力Ｖｏに１“が
出力される。
（１）（α；比較検出器が検出可能な最小の電位差
）一方、メモリーセルに“１″が書き込まれている時も
同様に２点Ｍの電位Ｙｏｎ（Ｍ）と基準電圧発生回路２
で得られた基準電圧Ｖｉｇｙと比較し、（２）式の関係
が成シ立ちている時は、メモリーセルに“１“が書き込
まれていると判断し、点Ｍの電位と、基準電圧との差を
増幅して、出方バッファ４全通して、出力Ｖｏに１“が
出力される。
Ｖｏｎ（Ｍ） ＋ｃｉ＜ＶｎＢｖ −＝−＝ （２
）（α：比較検出器が検出可能な最小の電位差）以上述
べたよりに、ＥＰＲＯＭが正常動作するが否かは、基準
電圧が前記（１）、 （２）式の関係を満足するか否か
にかかつている。従って、製造上のばらつき、電源電圧
の変動に対して、安定な基準電圧を作ることが必要であ
る。
）（α：比較検出器が検出可能な最小の電位差）以上述
べたよりに、ＥＰＲＯＭが正常動作するが否かは、基準
電圧が前記（１）、 （２）式の関係を満足するか否か
にかかつている。従って、製造上のばらつき、電源電圧
の変動に対して、安定な基準電圧を作ることが必要であ
る。
第２図は、従来技術にょるＥＰＲＯＭの一部回路図であ
る。ＭＯＳ トランジスタＴｒｚｏ、 Ｔｒｘｚ。
る。ＭＯＳ トランジスタＴｒｚｏ、 Ｔｒｘｚ。
Ｔｒｚｘ、 Ｔｒｚｓ、 Ｔｒ１４１”ｊ第１ 図Ｋ＞
ｌｊ ルＮ＠ａｋ構成−Ｔるものである。ＭＯＳトラン
ジスタＴｒ１５は、ゲート電極にアドレス線Ｙｌｌが入
力される選択用トランジスタである。ＭＯＳトランジス
タＴｒ１６． Ｔｒｘｙは共にメモリーセルである。今
、・説明を簡単にするために、トランジスタＴｒｔ６に
は“０”が書き込まれており、トランジスタＴｒ１７に
は“１”が書き込まれているとする。以上、トランジス
タＴｒｘｏ、 Ｔｒｌｌ、 Ｔｒｚ２． Ｔｒｘａ、
Ｔｒｚ４゜Ｔｒｔｓ、 Ｔｒｌｓ、 Ｔｒｉ７で構成さ
れる部分回路を第２図中Ａとする。トランジスタＴｒａ
、 Ｔｒｉ、 Ｔｒｓ。
ｌｊ ルＮ＠ａｋ構成−Ｔるものである。ＭＯＳトラン
ジスタＴｒ１５は、ゲート電極にアドレス線Ｙｌｌが入
力される選択用トランジスタである。ＭＯＳトランジス
タＴｒ１６． Ｔｒｘｙは共にメモリーセルである。今
、・説明を簡単にするために、トランジスタＴｒｔ６に
は“０”が書き込まれており、トランジスタＴｒ１７に
は“１”が書き込まれているとする。以上、トランジス
タＴｒｘｏ、 Ｔｒｌｌ、 Ｔｒｚ２． Ｔｒｘａ、
Ｔｒｚ４゜Ｔｒｔｓ、 Ｔｒｌｓ、 Ｔｒｉ７で構成さ
れる部分回路を第２図中Ａとする。トランジスタＴｒａ
、 Ｔｒｉ、 Ｔｒｓ。
Ｔ ｒｅ、 Ｔ ｒ７も増幅器を構成し、Ａにおける増
幅器と同じ特性をもつ。トランジスタＴｒ８は、トラン
ジスタＴｒ１５と同じ特性をもつもので、ゲート電極に
は、選択時のＹｌｌの信号（電源電圧）が印加されてい
る。トランジスタＴｒ９は、メモリーセルと同じ構造と
特性をもつトランジスタ（以下、ダミーセルと記憶）で
あり、ゲート電極にはディプレッション型ＭＯＳトラン
ジスタであるトランジスタＴｒ１とＴｒｚ の抵抗分割
によって得られる電圧が印加されており、 ）ランジ
スタＴｒ９に流れる電流を制限している。以上、トラン
ジスタ’１’ ｒ １゜Ｔｒｚ、 Ｔｒａ、 Ｔｒ４．
Ｔｒｓ、 ’Ｉ’ｒ６． Ｔｒｙ で構成される部分
回路を第２図中Ｂとする。
幅器と同じ特性をもつ。トランジスタＴｒ８は、トラン
ジスタＴｒ１５と同じ特性をもつもので、ゲート電極に
は、選択時のＹｌｌの信号（電源電圧）が印加されてい
る。トランジスタＴｒ９は、メモリーセルと同じ構造と
特性をもつトランジスタ（以下、ダミーセルと記憶）で
あり、ゲート電極にはディプレッション型ＭＯＳトラン
ジスタであるトランジスタＴｒ１とＴｒｚ の抵抗分割
によって得られる電圧が印加されており、 ）ランジ
スタＴｒ９に流れる電流を制限している。以上、トラン
ジスタ’１’ ｒ １゜Ｔｒｚ、 Ｔｒａ、 Ｔｒ４．
Ｔｒｓ、 ’Ｉ’ｒ６． Ｔｒｙ で構成される部分
回路を第２図中Ｂとする。
従来例の動作全第２図、第３図金円いて説明する。今、
アドレス線Ｘｌｌ、 Ｙｌｌによりメモリーセル’ｌ’
１１６が選択されたとする。Ｔｒｚ６には、“０゛が
書き込まれているのでしきい値（ＶＴ）は、通常電源電
圧以上になっているので電源電圧がアドレス線Ｘｌｌに
印加されてもＴ［１６が導通しない為にこの時の点りの
電位■ｏ（ｏｆｆ）は（３）式で表わされる。
アドレス線Ｘｌｌ、 Ｙｌｌによりメモリーセル’ｌ’
１１６が選択されたとする。Ｔｒｚ６には、“０゛が
書き込まれているのでしきい値（ＶＴ）は、通常電源電
圧以上になっているので電源電圧がアドレス線Ｘｌｌに
印加されてもＴ［１６が導通しない為にこの時の点りの
電位■ｏ（ｏｆｆ）は（３）式で表わされる。
ＶＤ（ｏｆ ｆ ）＝ＶＣＣ−ＶＴ １２ （■ｔｘｚ
：Ｔｒｌｚのしきい値）・・・・・・ （３） 一方、アドレス線、 Ｘ２１． Ｙｌｌにより、メモリ
ーセルＴ［１７が選択ちれたとする。’ｆｒｘｔには°
“１“が書き込まれているので電源電圧がアドレス線Ｘ
２１に印加され几場合、通常しきい値（ＶＴ ）は電源
電圧以下であるので、Ｔｒｉフは導通する。
：Ｔｒｌｚのしきい値）・・・・・・ （３） 一方、アドレス線、 Ｘ２１． Ｙｌｌにより、メモリ
ーセルＴ［１７が選択ちれたとする。’ｆｒｘｔには°
“１“が書き込まれているので電源電圧がアドレス線Ｘ
２１に印加され几場合、通常しきい値（ＶＴ ）は電源
電圧以下であるので、Ｔｒｉフは導通する。
こｏ時の点Ｄｏｔ位ＶＤ（Ｏｎ）は、 Ｔｒｉ２．Ｔｒ
ｌＬＴｒｔ４． Ｔｒｔｓ、 Ｔｒｘｒの抵抗によって
決まる値となる。Ｂにおける点Ｅの電位は、点Ｆの電位
が電源電圧以下である為に“１“が貫き込まれたメモリ
ーセルを選んだ時に流れる電流に比べてＴｒ。
ｌＬＴｒｔ４． Ｔｒｔｓ、 Ｔｒｘｒの抵抗によって
決まる値となる。Ｂにおける点Ｅの電位は、点Ｆの電位
が電源電圧以下である為に“１“が貫き込まれたメモリ
ーセルを選んだ時に流れる電流に比べてＴｒ。
に流れる電流が少なくなるために、点Ｅの電位ＶＲＢＦ
Ｉは、“０″が書き込まれたメモリーセル全還んだ場合
の点りの電位Ｖｏ（ｏｆｆ）の値と“１“が書き込まれ
たメモリーセル全還んだ場合の点りの電位Ｖｎ（ｏｎ）
の値の間に設定される。
Ｉは、“０″が書き込まれたメモリーセル全還んだ場合
の点りの電位Ｖｏ（ｏｆｆ）の値と“１“が書き込まれ
たメモリーセル全還んだ場合の点りの電位Ｖｎ（ｏｎ）
の値の間に設定される。
第３図は選択されｔメモリーセルに“θ″が書き込まれ
ている場合の点りの電位Ｖｎ（ｏｆｆ）と。
ている場合の点りの電位Ｖｎ（ｏｆｆ）と。
選択され几メモリーセルに“１″が書き込まれている場
合の点りの電位Ｖｎ（ｏｎ）と、Ｂの基準電圧発生回路
より得られた基準電圧ｖＲＢＦ１の電源電圧依存性を示
したものである。
合の点りの電位Ｖｎ（ｏｎ）と、Ｂの基準電圧発生回路
より得られた基準電圧ｖＲＢＦ１の電源電圧依存性を示
したものである。
第３図に従い、電源電圧會０から順次上昇さした時の点
りの電位ＶＤ（ＯｆｆハＶ Ｄ （ｏｎ ）点Ｅ（７）
電位ｖＲＩＩｒｌ の値について説明する。
りの電位ＶＤ（ＯｆｆハＶ Ｄ （ｏｎ ）点Ｅ（７）
電位ｖＲＩＩｒｌ の値について説明する。
アドレス線により“０“が書き込まれているメモリーセ
ルが選択され九場合（３）式の様に、Ｖｎ（ｏｆｆ）：
ＶＣＣ−■Ｔｔｓとなる。電源電圧を“θ″′が書き込
まれているメモリーセルのしきい値（ＶＴＭＯ）よりも
大きくすると（３）式の曲線に乗らなくなるが、この電
圧は通常高いので第３図には示していない。
ルが選択され九場合（３）式の様に、Ｖｎ（ｏｆｆ）：
ＶＣＣ−■Ｔｔｓとなる。電源電圧を“θ″′が書き込
まれているメモリーセルのしきい値（ＶＴＭＯ）よりも
大きくすると（３）式の曲線に乗らなくなるが、この電
圧は通常高いので第３図には示していない。
アドレス線により、０１″が書き込まれているメモリー
セルが選択された場合、電源電圧がメモリーセルのしき
い値（ＶＴＭ）より大きくなると、メモリーセルが導通
状態となるため５点りの電位Ｖｎ（ｏｎ） は、電源
電圧全上昇するに従い、 ＶＤ（ｏｆｆ） の曲線で表
わされる値とかけ離れていしＶＤ（Ｏｆｆ）の直線と比
べて傾きの小さな曲線で近似できる。
セルが選択された場合、電源電圧がメモリーセルのしき
い値（ＶＴＭ）より大きくなると、メモリーセルが導通
状態となるため５点りの電位Ｖｎ（ｏｎ） は、電源
電圧全上昇するに従い、 ＶＤ（ｏｆｆ） の曲線で表
わされる値とかけ離れていしＶＤ（Ｏｆｆ）の直線と比
べて傾きの小さな曲線で近似できる。
一方、ダミーセルのゲート電極には、電源電圧より低い
電圧が印加されるのでｖＲＩｉＦｌ の値の電源電圧
依存性會示した場合、しきい値（Ｖｔ）が高くなったよ
うに見える。この等制約なしきい直音ＶＴ！／ とす
る。電源電圧がＶｒ＆より少し高い間は。
電圧が印加されるのでｖＲＩｉＦｌ の値の電源電圧
依存性會示した場合、しきい値（Ｖｔ）が高くなったよ
うに見える。この等制約なしきい直音ＶＴ！／ とす
る。電源電圧がＶｒ＆より少し高い間は。
ダミーセルの導電度が悪いので、電源電圧を上昇しても
点Ｅの電位は■ｐ（Ｏｆｆ）の曲線で表わされる値に近
く、ＶＤ（Ｏｆｆ）の値とＶＲＩＩＦＩの値の差音比較
検出器で検出することができなくなる。（Ｐの領域）さ
らに電源電圧？上昇していくと比較検出器が正常動作す
る。（Ｑの領域）しかし、電源電圧ゲ上昇していくに従
い、第２図ＢのＴ 、 ２の導電度の増加よりも、Ｔ［
１の導電度の増加が大きい為に１点Ｆの電位が急激に上
昇する。このため、点Ｅの電位は今度は、Ｖｏ（ｏｎ）
の直線で麦わされる値に近づき、比較検出器は、 ＶＲ
ｉ＋ｒｘの１直と。
点Ｅの電位は■ｐ（Ｏｆｆ）の曲線で表わされる値に近
く、ＶＤ（Ｏｆｆ）の値とＶＲＩＩＦＩの値の差音比較
検出器で検出することができなくなる。（Ｐの領域）さ
らに電源電圧？上昇していくと比較検出器が正常動作す
る。（Ｑの領域）しかし、電源電圧ゲ上昇していくに従
い、第２図ＢのＴ 、 ２の導電度の増加よりも、Ｔ［
１の導電度の増加が大きい為に１点Ｆの電位が急激に上
昇する。このため、点Ｅの電位は今度は、Ｖｏ（ｏｎ）
の直線で麦わされる値に近づき、比較検出器は、 ＶＲ
ｉ＋ｒｘの１直と。
Ｖｔ＋（Ｏｎ）の値の差を検出することができなくなる
。
。
（凡の領域９
以上述べたように、従来技術音用いｔ本例では。
基準電圧金床い電源電圧の範囲で適切に設定することが
難しくｔ ＥＰＲＯＭが正常動作する最低の電圧■ｃ
ｃｍｉｓは、“０“が書き込まれｔメモリーセルを選択
した時に制限され、最高の電圧Ｖｃｃｍは。
難しくｔ ＥＰＲＯＭが正常動作する最低の電圧■ｃ
ｃｍｉｓは、“０“が書き込まれｔメモリーセルを選択
した時に制限され、最高の電圧Ｖｃｃｍは。
“１″が書き込まれているメモリーセルを選択し比時に
制限される結果とな凱片方を良くしようとしても、もう
一方が悪くなるという欠点がある。
制限される結果とな凱片方を良くしようとしても、もう
一方が悪くなるという欠点がある。
本発明の目的は、前述の欠点を除去し、容易に設定でキ
、シかも広い電源電圧の範囲で正常動作する比較検出器
の基準電圧発生回路全提供するものである。
、シかも広い電源電圧の範囲で正常動作する比較検出器
の基準電圧発生回路全提供するものである。
本発明の記憶装置は、複数個のメモリーセルを含み、前
記メモリーセル凱Ｘアドレス線とＸアドレス線により、
１つのメモリーセル金選択し。
記メモリーセル凱Ｘアドレス線とＸアドレス線により、
１つのメモリーセル金選択し。
前記メモリーセルに接続されるゲイジ、ソト線の電圧が
、選択されたメモリーセルの記憶内容に応じて変化する
ことにより、記憶内容を判断し、前記ディジ・・・ト線
の電圧を増幅する第１の増幅器と、前記メモリーセルか
ら成る第１の部分回路と、前記メモリーセルと同じ構造
と特性音もち、ゲート電極には、選択時のＸアドレス線
と同じ電圧が印加される素子を含み、前記第１の増幅器
と同じ特性をもつ第２の増幅器の出力部と、定電圧源と
の間にそう人された複数個の抵抗性素子から成り。
、選択されたメモリーセルの記憶内容に応じて変化する
ことにより、記憶内容を判断し、前記ディジ・・・ト線
の電圧を増幅する第１の増幅器と、前記メモリーセルか
ら成る第１の部分回路と、前記メモリーセルと同じ構造
と特性音もち、ゲート電極には、選択時のＸアドレス線
と同じ電圧が印加される素子を含み、前記第１の増幅器
と同じ特性をもつ第２の増幅器の出力部と、定電圧源と
の間にそう人された複数個の抵抗性素子から成り。
前記複数個の抵抗性素子の接続点から出力全敗り出した
基準電圧発生回路と、差動増幅器を含み。
基準電圧発生回路と、差動増幅器を含み。
前記第１の部分回路の前記第１の増幅器の出力を。
前記差動増幅器の入力とし、前記基準電圧発生回路の出
力を、前記差動増幅器の基準電圧入力としたことを特徴
とする特 第４図は、本発明による実施例金示す回路図である。左
側Ａの部分は、第２図Ａの部分と同じものである。トラ
ンジスタＴｒ２ｏ、 Ｔｒｚｓ、 Ｔｒｚｚ。
力を、前記差動増幅器の基準電圧入力としたことを特徴
とする特 第４図は、本発明による実施例金示す回路図である。左
側Ａの部分は、第２図Ａの部分と同じものである。トラ
ンジスタＴｒ２ｏ、 Ｔｒｚｓ、 Ｔｒｚｚ。
Ｔｒｚｓ、 Ｔｒ２４ で構成される増幅器は、Ａの
トランジスタＴｒｌｏ、 Ｔｒｘｘ、 Ｔｒｔｚ、 Ｔ
ｒｔ３．Ｔｒ１４で構成される増幅器と同じ特性音もつ
ものである。
トランジスタＴｒｌｏ、 Ｔｒｘｘ、 Ｔｒｔｚ、 Ｔ
ｒｔ３．Ｔｒ１４で構成される増幅器と同じ特性音もつ
ものである。
トランジスタＴ ｒ２ｓはＡにおけるＴ ｒｉ５と同じ
特性をもつものであり、ゲート電極には、選択時のＹｌ
ｌ の信号（電源電圧〕が印加されている。
特性をもつものであり、ゲート電極には、選択時のＹｌ
ｌ の信号（電源電圧〕が印加されている。
Ｔｒ２６はＡにおけるＴ［１６等のメモリーセルと同じ
構造と特性をもつダミーセルでゲート電極には選択時の
Ｘ １１等の信号（電源電圧〕が印加されている。トラ
ンジスタＴｒｚ７． Ｔｒｚｓ は抵抗が大きいディプ
レッション型ＭＯ８）ランジスタである。
構造と特性をもつダミーセルでゲート電極には選択時の
Ｘ １１等の信号（電源電圧〕が印加されている。トラ
ンジスタＴｒｚ７． Ｔｒｚｓ は抵抗が大きいディプ
レッション型ＭＯ８）ランジスタである。
トランジスタ’ｐｒｚｅはＡにおけるトランジスタＴ
ｒｘ２と同じ特性をもつトランジスタである。
ｒｘ２と同じ特性をもつトランジスタである。
本発明による実施例の動作を第４図、第５図を用いて説
明する。
明する。
Ａの出力電圧Ｖｏ（ｏｎ）、ＶＤ（ｏｆｆ）ｋ得る部分
は、第２図と同じ構成であるので、説明全省略する。Ｃ
において点Ｈの電位Ｖ’ａは、八において“１“が書き
込まれているメモリーセルｉ”ｒｔｙｉ選んだ時の点り
の電位ＶＤ（ｏｎ）とほぼ同じ値である。又５点Ｇの電
位Ｖｏは、Ａにおいて°ｌ ＯＩＩが書き込まれたメモ
リーセルＴｒ１６ｉ選んだ時の点りの電位Ｖｏ（ｏｆｆ
）とほぼ同じ値である。なぜなら、Ａにおいて、“ｏｏ
が書き込まれたメモリーセルを選んだ場合は、メモリー
セルのゲートに印加される信号が印加されても、メモリ
ーセルは導通状態とならないのでメモリーセルには電流
が流れない。従って１点りの電位は（３）式で表わされ
る値となるが、この値は％ＡのＴｒｘｚと同じ特性をも
つＣのＴｒｚｓで表わされるトランジスタ１つで近似す
ることによシ得られる。Ｔｒｚｙ、 Ｔｒｚｓは。
は、第２図と同じ構成であるので、説明全省略する。Ｃ
において点Ｈの電位Ｖ’ａは、八において“１“が書き
込まれているメモリーセルｉ”ｒｔｙｉ選んだ時の点り
の電位ＶＤ（ｏｎ）とほぼ同じ値である。又５点Ｇの電
位Ｖｏは、Ａにおいて°ｌ ＯＩＩが書き込まれたメモ
リーセルＴｒ１６ｉ選んだ時の点りの電位Ｖｏ（ｏｆｆ
）とほぼ同じ値である。なぜなら、Ａにおいて、“ｏｏ
が書き込まれたメモリーセルを選んだ場合は、メモリー
セルのゲートに印加される信号が印加されても、メモリ
ーセルは導通状態とならないのでメモリーセルには電流
が流れない。従って１点りの電位は（３）式で表わされ
る値となるが、この値は％ＡのＴｒｘｚと同じ特性をも
つＣのＴｒｚｓで表わされるトランジスタ１つで近似す
ることによシ得られる。Ｔｒｚｙ、 Ｔｒｚｓは。
点Ｈの電位ＶＨＱ値と、点Ｇの電位ＶｏＯ値全抵抗分割
するｔめに用いるディプレッション型ＭＯＳトランジス
タであり、 Ｔｒｚｒの抵抗をＲ１，Ｔｒｚａの抵抗Ｉ
Ｒ２とし友場合、点Ｉの電位、 ＶＲＩＦ２は（４）式
のように表わされる。
するｔめに用いるディプレッション型ＭＯＳトランジス
タであり、 Ｔｒｚｒの抵抗をＲ１，Ｔｒｚａの抵抗Ｉ
Ｒ２とし友場合、点Ｉの電位、 ＶＲＩＦ２は（４）式
のように表わされる。
■も２ ＶＨ＋ＲＩ Ｖ。
第５図は、第３図と同様に１選択されたメモリーセルに
“０“が書き込まれている場合の点りの出力電圧Ｖｎ（
ｏｆｆ ）と１選択されたメモリーセルに“１′″が書
き込まれている場合の点りの出力電圧ＶＤ（Ｏｎ）と、
本発明のＣの基準電圧発生回路より得られた基準電圧’
Ｊ ＲＩＦ２ の電源電圧依存性を示したものである。
“０“が書き込まれている場合の点りの出力電圧Ｖｎ（
ｏｆｆ ）と１選択されたメモリーセルに“１′″が書
き込まれている場合の点りの出力電圧ＶＤ（Ｏｎ）と、
本発明のＣの基準電圧発生回路より得られた基準電圧’
Ｊ ＲＩＦ２ の電源電圧依存性を示したものである。
図中、Ｖｐ（ｏｆｆ ）、 Ｖｔ＋（ｏｎ、）で表わさ
れる曲線は、第３図のものと対応する。
れる曲線は、第３図のものと対応する。
Ｃにおける点Ｇの電位ｖＯの電源電圧依存性は。
前記のように、 Ｖｏ（ｏｒ＋） とほぼ同じであり
、点Ｈの電位ＶＨの電源電圧依存性も同様にＶＤ（ｏｆ
ｆ）とほぼ同じである。ここで、はぼと言ったのは。
、点Ｈの電位ＶＨの電源電圧依存性も同様にＶＤ（ｏｆ
ｆ）とほぼ同じである。ここで、はぼと言ったのは。
電源から点Ｇ一点エ一点Ｈと、余計な電流パスができる
ためであるが、 Ｔｒ２７． Ｔｒｚｓの抵抗を犬さく
することにより、無視することができる。従って、例え
ば、 Ｔｒｚｙの抵抗几１とＴ【２８の抵抗Ｒ２ｆ等し
くすると、電源電圧をＯから順次上昇していった場合、
基準電圧ＶＢＩＦ２ は、“０”が書キ込まれている
メモリーセルケ選択した時の点りの電位ＶＤ（Ｏｆｆ）
と°１“が１！：＠込まれているメモリーセルを選択し
た場合の点りの電位Ｖｎ（ｏｎ）の中間の位置近辺に、
常に設定されることになり。
ためであるが、 Ｔｒ２７． Ｔｒｚｓの抵抗を犬さく
することにより、無視することができる。従って、例え
ば、 Ｔｒｚｙの抵抗几１とＴ【２８の抵抗Ｒ２ｆ等し
くすると、電源電圧をＯから順次上昇していった場合、
基準電圧ＶＢＩＦ２ は、“０”が書キ込まれている
メモリーセルケ選択した時の点りの電位ＶＤ（Ｏｆｆ）
と°１“が１！：＠込まれているメモリーセルを選択し
た場合の点りの電位Ｖｎ（ｏｎ）の中間の位置近辺に、
常に設定されることになり。
比較検出器が正常動作する範囲が、“０“又は“１″ｍ
が書き込まれているメモリーセルを選んだ時に左右され
ることがなく、比較検出器が正常動作する最低の電圧（
Ｖｃｄｍｉｎ）は、“１″が書き込貰れているメモリー
セルのしきい値（ＶＴＭ）によって決まり１最大ノ［圧
（Ｖｃｃ ｗ ） ハ、 ” ０ ” カ書き込まれ
ているメモリーセルのしきい値（Ｖ丁ＭＯ）によって決
まると考えられ、ＥＰＲＯＭ が正常動作する電源電
圧の範囲が広く、シかも、基準電圧を容易に設定するこ
とができる。
が書き込まれているメモリーセルを選んだ時に左右され
ることがなく、比較検出器が正常動作する最低の電圧（
Ｖｃｄｍｉｎ）は、“１″が書き込貰れているメモリー
セルのしきい値（ＶＴＭ）によって決まり１最大ノ［圧
（Ｖｃｃ ｗ ） ハ、 ” ０ ” カ書き込まれ
ているメモリーセルのしきい値（Ｖ丁ＭＯ）によって決
まると考えられ、ＥＰＲＯＭ が正常動作する電源電
圧の範囲が広く、シかも、基準電圧を容易に設定するこ
とができる。
本発明の記憶装置は、以上述べたように、比較検出器に
用いる基準電圧が、広い電源電圧の範囲で容易に、しか
も適切な位置に設定されるので。
用いる基準電圧が、広い電源電圧の範囲で容易に、しか
も適切な位置に設定されるので。
正常動作する電源電圧の範囲が広いので、比較検出器に
負担をかけることがない。従って、ＥＦＲＯＭ等の記憶
装置に有効である。
負担をかけることがない。従って、ＥＦＲＯＭ等の記憶
装置に有効である。
以上の実施例は、ＥＰ几０Δ４を例にとり説明したが２
選択されたメモリーセルを含むディジツト線の電位がメ
モリーセルの内容によって変叱する構成をとるものであ
るかぎり５本発明は有効でろ凱ＥＦＲＯＭに限らない。
選択されたメモリーセルを含むディジツト線の電位がメ
モリーセルの内容によって変叱する構成をとるものであ
るかぎり５本発明は有効でろ凱ＥＦＲＯＭに限らない。
又、第４図で、ディプレッション型ＭＯ８）ランジスタ
會２個用いる例を示したが、抵抗性のある素子で複数個
用いて、設定子べき電位を出丁場合においても本発明は
有効である。又、第４図では、選択したメモリーセルに
“０“が書き込まれている時の点りの電位ＶＤ（ｏｆｆ
）は’ｌ’ｒ２ｅ１つで達成できるが、ＶＤ（ｏｆｆ）
と近い電位が出るものであれば、どんな構成をとっても
本発明は有効である。
會２個用いる例を示したが、抵抗性のある素子で複数個
用いて、設定子べき電位を出丁場合においても本発明は
有効である。又、第４図では、選択したメモリーセルに
“０“が書き込まれている時の点りの電位ＶＤ（ｏｆｆ
）は’ｌ’ｒ２ｅ１つで達成できるが、ＶＤ（ｏｆｆ）
と近い電位が出るものであれば、どんな構成をとっても
本発明は有効である。
第１図は、不揮発性メモリにおいて、読み出しを行なう
場合のブロック図である。第２図は、基準電圧を発生す
るための従来の回路例である。第３図は第２囚人におい
て、“０″′が書き込まれたメモリーセルを選択した時
の点りの電位Ｖｎ（ｏｆｆ）と、“１“が書き込まれた
メモリーセルを選択した時の点りの電位Ｖｏ（ｏｎ）と
、基準電圧Ｖ Ｉｌｌ！ＦｌＯ値の電源電圧依存性を示
すものである。第４図は。 本発明の一実施例を示すものである。第５図は、第４図
において“０“が書き込まれたメモリーセルを選択した
時の、点りの電位Ｖｎ（ｏｆｆ）と“１“が書き込まれ
たメモリーセルを選択した時の点りの電位ＶＤ（Ｏｎ）
と、基準電圧ＶＲＩＦ２の値の電源電圧依存性奮示すも
のである。ここにおいて、 ＶＤ（ｏｆｆ） とＶｎ
（ｏｎ）は第３図のものに対応する。 又、第４図のＨ点の電位ＶＨとＧ点の電位■０の電源電
圧依存性は、それぞれ、 Ｖｏ（ｏｎ）、Ｖｂ（ｏｆｆ
）で表わされる曲線とほぼ等しい。 １・・・・・・点りの電位変化を増幅する増幅器、２・
・・・・・基準電圧発生回路、３・・・・・・１の増幅
器の出力と２の基準電圧発生回路の出力の差を比較、増
幅する比較検出器、４・・・・・・出力バッファである
。 Ｘｉ、 Ｘ２． Ｘｎ、 Ｘｎ・・・・・・どれか一本
が選択された時に電源電圧が印加されるアドレス線、Ｙ
ｌ・・・・・・選択時に電源電圧が印加されるＹアドレ
ス線である。
場合のブロック図である。第２図は、基準電圧を発生す
るための従来の回路例である。第３図は第２囚人におい
て、“０″′が書き込まれたメモリーセルを選択した時
の点りの電位Ｖｎ（ｏｆｆ）と、“１“が書き込まれた
メモリーセルを選択した時の点りの電位Ｖｏ（ｏｎ）と
、基準電圧Ｖ Ｉｌｌ！ＦｌＯ値の電源電圧依存性を示
すものである。第４図は。 本発明の一実施例を示すものである。第５図は、第４図
において“０“が書き込まれたメモリーセルを選択した
時の、点りの電位Ｖｎ（ｏｆｆ）と“１“が書き込まれ
たメモリーセルを選択した時の点りの電位ＶＤ（Ｏｎ）
と、基準電圧ＶＲＩＦ２の値の電源電圧依存性奮示すも
のである。ここにおいて、 ＶＤ（ｏｆｆ） とＶｎ
（ｏｎ）は第３図のものに対応する。 又、第４図のＨ点の電位ＶＨとＧ点の電位■０の電源電
圧依存性は、それぞれ、 Ｖｏ（ｏｎ）、Ｖｂ（ｏｆｆ
）で表わされる曲線とほぼ等しい。 １・・・・・・点りの電位変化を増幅する増幅器、２・
・・・・・基準電圧発生回路、３・・・・・・１の増幅
器の出力と２の基準電圧発生回路の出力の差を比較、増
幅する比較検出器、４・・・・・・出力バッファである
。 Ｘｉ、 Ｘ２． Ｘｎ、 Ｘｎ・・・・・・どれか一本
が選択された時に電源電圧が印加されるアドレス線、Ｙ
ｌ・・・・・・選択時に電源電圧が印加されるＹアドレ
ス線である。
Claims (1)
- 【特許請求の範囲】 複数個のメモリーセルを含み、前記メモリーセルをＸア
ドレス線とＸアドレス線により、１つのメモリーセルを
選択し、前記メモリーセルに接続されるディジット線の
電圧が５選択されたメモリーセルの記憶内容に応じて、
変地することにより。 記憶内容を判断し、前記ディジット線の電圧全増幅する
第１の増幅器と前記メモリーセルから成る第１の部分回
路と、前記メモリーセルと同じ構造と特性をもち、ゲー
ト電極には選択時のＸアドレス線と同じ電圧が印加され
る素子を含み、前記第１の増幅器と同じ特性をもつ第２
の増幅器から成る第２の部分回路と、前記第２の部分回
路の第２の増幅器の出力部と、定電圧源との間にそう人
された複数個の抵抗性素子から成＃）、前記複数個の抵
抗性素子の接続点から出力？取り出した基準電圧発生回
路と、差動増幅器を含み、前記第１の部分回路の前記第
１の増幅器の出力を、前記差動増幅器の入力とし、前記
、基準電圧発生回路の出力全前記差動増幅器の基準電圧
入力としたこと全特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090604A JPS58208990A (ja) | 1982-05-28 | 1982-05-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090604A JPS58208990A (ja) | 1982-05-28 | 1982-05-28 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208990A true JPS58208990A (ja) | 1983-12-05 |
| JPS6252398B2 JPS6252398B2 (ja) | 1987-11-05 |
Family
ID=14003070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090604A Granted JPS58208990A (ja) | 1982-05-28 | 1982-05-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208990A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| US4974207A (en) * | 1988-02-29 | 1990-11-27 | Nec Corporation | Semiconductor memory device |
| JPH0668685A (ja) * | 1993-04-19 | 1994-03-11 | Hitachi Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140442A (en) * | 1975-05-13 | 1976-12-03 | Ncr Co | Memory circuit |
-
1982
- 1982-05-28 JP JP57090604A patent/JPS58208990A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140442A (en) * | 1975-05-13 | 1976-12-03 | Ncr Co | Memory circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0519240B2 (ja) * | 1983-04-07 | 1993-03-16 | Toshiba Kk | |
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| US4761765A (en) * | 1984-01-13 | 1988-08-02 | Nec Corporation | Semiconductor memory device having improved data output circuit |
| JPH0346915B2 (ja) * | 1984-01-13 | 1991-07-17 | Nippon Electric Co | |
| US4974207A (en) * | 1988-02-29 | 1990-11-27 | Nec Corporation | Semiconductor memory device |
| JPH0668685A (ja) * | 1993-04-19 | 1994-03-11 | Hitachi Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252398B2 (ja) | 1987-11-05 |
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