KR20050084090A - 정확한 메모리 읽기 연산을 위한 회로 - Google Patents

정확한 메모리 읽기 연산을 위한 회로 Download PDF

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Abstract

읽기 연산 동안 타겟 셀(305)에서 전류를 감지하기 위한 메모리 회로 배열이 개시된다. 예시적인 일 실시예에 따르면, 메모리 회로 배열은 타겟 셀(305)과, 상기 타겟 셀(305)에 인접한 제1 이웃 셀(355)을 포함한다. 제1 타겟 셀(305)은 접지에 연결된 제1 비트 라인(316)을 가진다. 상기 타겟 셀(305)은 또한, 감지 회로(360)에 연결된 제2 비트 라인(321)을 가진다. 제1 이웃 셀은 상기 타겟 셀(305)과 상기 제2 비트 라인을 공유한다. 제1 이웃 셀(355)은 또한, 상기 읽기 연산 동안 감지 회로(360)에 연결된다. 상기 메모리 회로 배열은 상기 타겟 셀(305)의 읽기 연산 동안 빠르고 정확한 방식으로 에러 마진을 증가시킨다.

Description

정확한 메모리 읽기 연산을 위한 회로{CIRCUIT FOR ACCURATE MEMORY READ OPERATIONS}
본 발명은 일반적으로 반도체 디바이스의 분야에 관한 것이다. 특히, 본 발명은 반도체 메모리 디바이스들에 관한 것이다.
메모리 디바이스들은 양한 전자 디바이스들 및 애플리케이션들에서 데이터를 저장하기 위한 기술분야에서 알려져 있다. 예를 들어, 전자 메모리는 다양한 상업용 및 가전용 전자 제품에 폭넓게 사용된다. 일반적인 메모리 디바이스는 다수의 메모리 셀들을 포함한다. 흔히, 메모리 셀들은 어래이(array) 포맷에 정렬되며, 여기서 상기 어래이 포맷은 메모리 셀들의 행이 워드 라인(word line)에 대응되고 메모리 셀들의 열이 비트 라인(bit line)에 대응되며, 각 메모리 셀은 바이너리 비트(binary bit), 즉 영 ("0") 비트 또는 일("1") 비트 중 어느 하나를 정의한다. 예를 들어, 메모리 셀은 "프로그래밍된(programmed)" 셀 또는 "소거된(erased)" 셀 중 어느 하나로 정의될 수 있다. 하나의 특정 규정(convention)에 따르면, 프로그래밍된 셀은 "0" 비트로 대표되고, 소거된 셀은 "1" 비트로 대표된다. 한 타입의 메모리 셀에서, 각 셀은 두 바이너리 비트들, 즉 "왼쪽 비트" 및 "오른쪽 비트"를 저장한다. 상기 왼쪽 비트는 "0" 또는 "1"을 표현할 수 있으며, 아울러 상기 오른쪽 비트는 왼쪽 비트와는 독립적인 "0" 또는 "1"을 표현할 수 있다.
일반적으로, 메모리 셀의 상태는 메모리 셀에 의해 유도되는 전류를 감지함으로써 읽기 연산 동안 결정된다. 예를 들어, 특정 메모리 셀에 의해 유도된 전류를 확인하기 위하여, 메모리 셀의 드레인 단자는 감지 회로에 연결되고, 메모리 셀의 소스 단자는 접지에 연결되며, 상기 메모리 셀의 게이트가 선택된다. 상기 감지 회로는 메모리 셀에 의해 유도된 전류를 검출하고자 하며, 감지된 메모리 셀 전류를 기준 전류와 비교한다. 상기 감지된 메모리 셀 전류가 상기 기준 전류를 초과하면, 상기 메모리 셀은 ("1" 비트에 대응하는) 소거된 셀이라 간주된다. 그러나, 만약 상기 감지된 메모리 셀 전류가 상기 기준 전류보다 적으면, 메모리 셀은 ("0" 비트에 대응하는) 프로그래밍 된 셀이라 간주된다.
실제로, 에러 마진(error margin)에 의해 기준 전류보다 더 크거나 더 적은 감지된 메모리 셀 전류를 갖는 것이 바람직하다. 에러 마진을 사용하여, 예컨대 메모리 셀 전류의 검출 시 노이즈와 같은 외부적인 인자들의 영향이 감소된다. 예를 들어, 비교에 사용되는 기준 전류는 특정 메모리 디바이스에서 십오(15) 마이크로암페어(㎂)라고 가정해보라. 이러한 경우, ("1" 비트에 대응하는) 소거된 셀에 대해 이십(20)㎂ 또는 그보다 큰 메모리 셀 전류와, ("0" 비트에 대응하는) 프로그래밍된 셀에 대해 십(10)㎂ 또는 그보다 작은 메모리 셀 전류를 감지하는 것이 바람직할 것이다. 오(5)㎂ 에러 마진을 사용하여, 노이즈와 같은 인자들의 영향이 상당히 감소된다.
그러나, 종래의 메모리 읽기 회로들은 읽기 연산 동안 메모리 셀 전류를 감지하기 위해 에러 마진을 상당히 감소시킨다. 에러 마진이 상당히 감소될 때, 노이즈와 같은 인자들이 더욱 영향을 미치기 때문에 메모리 셀 전류를 감지하는 신뢰도 역시 감소된다. 따라서, 읽기 연산의 신뢰도는 감소되어, 저하된 성능의 메모리 디바이스를 초래한다. 따라서, 알려진 메모리 읽기 회로들의 결함들을 극복하고, 메모리 읽기 연산 동안 빠르고 정확한 방식으로 에러 마진을 증가시키는 메모리 읽기 회로 및 기술을 제공하는 것이 본 기술분야에서 강력하게 요구되고 있다.
도 1A는 개략적인 공지된 메모리 회로 배열의 회로를 도시한다.
도 1B는 Y-경로로 명명되는 단순화된 Y-디코더 또는 Y-선택 경로를 도시한다.
도 2는 개략적인 다른 공지된 메모리 회로 배열의 회로를 도시한다.
도 3은 본 발명에 따른 개략적인 메모리 회로 배열의 일 실시예의 회로를 도시한다.
도 4는 본 발명에 따른 개략적인 메모리 회로 배열의 다른 실시예의 회로를 도시한다.
본원 발명은 정확한 메모리 읽기 연산들을 위한 회로에 관한 것이다. 본 발명은 메모리 읽기 연산 동안 빠르고 정확한 방식으로 에러 마진을 증가시키는 메모리 회로 정렬을 위한 기술분야의 요구사항을 처리하고 해결한다. 예시적인 일 실시예에 따르면, 읽기 연산 동안 타겟 셀(target cell)에서 전류를 감지하기 위한 메모리 회로 정렬은 타겟 셀과, 상기 타겟 셀에 인접한 제1 이웃 셀을 포함한다. 예시적인 실시예로서, 상기 타겟 셀은 접지에 연결된 제1 비트 라인을 가진다; 상기 타겟 셀은 또한 감지 회로에 연결된 제2 비트 라인을 가진다. 제1 이웃 셀은 상기 타겟 셀과 제2 비트 라인을 공유하고, 추가로 상기 감지 회로에 연결된 제3 비트 라인을 가진다. 타겟 셀 및 제1 이웃 셀 각각은 공통 워드 라인에 연결된 각 게이트 단자를 포함한다. 몇몇 실시예들로서, 타겟 셀은 또한, 제1 비트 및 제2 비트를 저장할 수 있다.
다른 예시적인 실시예에 따르면, 메모리 회로 배열은 제1 이웃 셀에 인접한 제2 이웃 셀을 더 포함한다. 이러한 특정 실시예로서, 제2 이웃 셀은 제1 이웃 셀과 제3 비트 라인을 공유하며, 읽기 연산 동안 프리차지 회로(precharge circuit)에 연결되는 제4 비트 라인을 더 가진다. 타겟 셀, 제1 이웃 셀, 및 제2 이웃 셀 각각은 공통 워드 라인에 연결된 각각의 게이트 단자를 포함한다.
다른 예시적인 실시예에 따르면, 메모리 회로 배열은 제2 이웃 셀에 인접한 제3 이웃 셀을 더 포함한다. 이러한 특정 실시예로서, 제3 이웃 셀은 제2 이웃 셀과 제4 비트 라인을 공유하며, 읽기 연산 동안 프리차지 회로에 연결된 제5 비트 라인을 더 가진다. 타겟 셀, 제1 이웃 셀, 제2 이웃 셀, 및 제3 이웃 셀 각각은 공통 워드 라인에 연결된 각각의 게이트 단자를 포함한다.
본 발명의 다른 특징들 및 이점들은, 후술하는 발명의 상세한 설명 및 첨부된 도면들을 검토한 본 기술분야에서 통상의 지식을 가진 자에게 더욱 명백하게 될 것이다.
본원 발명은 정확한 메모리 읽기 연산을 위한 회로에 관한 것이다. 후술하는 설명은 본 발명의 구현과 연관된 특정 정보를 포함한다. 본 기술분야에서 통상의 지식을 가진자는, 본원 발명이 본원 출원에서 특별히 논의된 것과 다른 방식으로 구현될 수 있다는 것을 인식할 것이다. 더욱이, 본 발명의 특정한 구체적인 사항들 중 몇몇은, 본 발명을 불명확하게 하지 않도록 논의되지 않는다.
본원 출원 및 본원 출원의 상세한 설명에 수반된 도면들은 단지 본 발명의 예시적인 실시예들에 관한 것이다. 간결성을 위하여, 본 발명의 다른 실시예들은 본원 출원에서 특별히 설명되지 않으며, 본 도면들에 의해 특별히 도시되지 않는다. 후술하는 설명에 있어서, 비록 본원 발명은 대안적인 규정들에 대한 사용에도 적합하나, 프로그래밍된 상태가 "0" 비트를 대표하고, 소거된 상태가 "1" 비트를 대표하는 특정한 규정을 참조하여 설명될 것이다.
본원 발명의 특징들 및 이점들을 예시하기 위하여, 공지된 메모리 회로 배열의 간단한 설명이 도 1A, 1B 및 2를 참조하여 제공된다. 먼저 도 1A를 참조하면, 메모리 디바이스의 일부분에 대응하는 도시된 공지된 메모리 회로 배열(100)이 존재한다. 회로 배열(100)에서 비트 라인들(116 및 121)은, 메모리 셀(105)에 의해 유도된 메모리 셀 전류(110)를 감지하기 위한 방식으로, Y-경로들(166a 및 166b)로 일반적으로 도시된 선택 회로를 통해 연결된다. 상기 배열은, 메모리 셀(105)과 연관된 읽기 연산이 수행되어야 할 때 구현될 수 있다. Y-경로들(166a 및 166b)은 회로 배열(100)에서 비트 라인들(116 및 121)에 대한 결선들을 각각 형성하며, 간결성을 위하여 도 1B에서 도시된 바와 같이 단순화된 Y-경로(166)로 표현될 수 있다. 도 1B는 단순하게 "Y-경로"(166)로 언급되는 단순화된 "Y-디코더" 또는 "Y-선택 경로"를 도시한다. 도 1B에서, Y-경로(166)는 두 트랜지스터들(167 및 164)가 활성화될 때, 예컨대, 트랜지스터들(167 및 164)의 각각의 게이트들에 활성화 신호를 제공함으로써, 저항(169), 트랜지스터(167), 저항(168), 및 트랜지스터(164)를 통해 노드(117)와 노드(118) 사이에 결선을 제공한다. 저항들(168 및 169)은 전역 금속 비트 라인들 및 확산 비트 라인으로 인한 저항을 나타낸다.
도 1A를 참조하면, 비트 라인(121)은 Y-경로(166b)를 통해 감지 회로(160)에 노드(123)를 연결시킴으로써 (도 1에서 "D"로 명명된) "드레인" 비트 라인으로 구성된다. 비트 라인(116)은 Y-경로(166a)를 통해 접지(165)에 노드(117)를 연결시킴으로써 (도 1에서 "S"로 명명된) "소스" 비트 라인으로 구성된다. 비트 라인들(141 및 151)은 "플로팅(floating)"되고, 이웃 메모리 셀들을 통해 접지로의 패턴-종속 경로를 가질 수 있다. (도 1에서 "WL"로 명명된) 워드 라인(125)은 메모리 셀(105)의 게이트 단자에 연결되고, 메모리 셀(105)을 활성화시키는데 이용된다. 메모리 셀(105)이 활성화될 때, 메모리 셀(105)에 의해 유도된 전류(110) 양은 메모리 셀(105)의 "프로그래밍된" 또는 "소거된" 상태를 나타낸다. 예시적인 실시예로서, 만약 메모리 셀(105)이 "프로그래밍"(즉, "0" 비트를 표현함) 된다면, 적은 전류, 예컨대 10㎂보다 적은 전류가 메모리 셀(105)에 의해 유도된다. 반대로, 만약 메모리 셀(105)이 "소거"(즉, "1" 비트를 표현함) 된다면, 많은 전류, 예컨대 20㎂보다 더 큰 전류가 메모리 셀(105)에 의해 유도된다.
메모리 회로 배열(100)을 사용하여, 감지 회로(160)는 메모리 셀(105)을 통해 메모리 셀 전류(110)를 확인하기 위한 시도로서 전류(130)를 감지한다. 그러나, 메모리 셀(105)이 ("0" 비트에 대응하는) 프로그래밍된 셀일 때, 노드(123)에서 노드(143)로의 누설 전류(135)는 메모리 셀(155)과, 메모리 셀(155)과 접지 사이의 모든 그들의 이웃 셀들이 ("1" 비트에 대응하는) 소거된 셀들일 때 유도될 수 있다. 또한, 도 1A에서 누설 전류(135)에 대한 다른 전위 소스는, 메모리 셀(155)의 우측에 위치된 메모리 셀들에 대한 몇몇 비트 라인들을 충전시키기 위해 존재할 수 있는 과도 전류이다. 이러한 경우에, 감지 회로(160)에 의해 검출된 전류(130)는 메모리 셀 전류(110) 및 누설 전류(135)의 합이 될 것이며, 메모리 셀(105)이 프로그래밍된 셀일 때 읽기 연산 동안 실질적으로 전류(130)를 증가시키고 에러 마진을 감소시킬 것이다. 상기 설명된 바와 같이, 읽기 연산 동안 이러한 에러 마진을 감소시키는 것은 읽기 연산의 신뢰도를 감소시킨다.
이어서 도 2를 참조하면, 메모리 디바이스의 일부분에 대응하는 도시된 다른 공지된 메모리 회로 배열(220)이 존재한다. 도 1의 메모리 회로 배열(100)과 유사하게, 메모리 셀(205)에 의해 유도된 메모리 셀 전류(210)를 감지하기 위한 방식으로, 메모리 셀(205)의 비트 라인(221)은 Y-경로(266b)를 통해 감지 회로(260)에 노드(223)를 연결시킴으로써 (도 2에서 "D"로 명명된) "드레인" 비트 라인으로 구성되며, 아울러 비트 라인(216)은 Y-경로(266a)를 통해 접지(265)에 노드(217)를 연결시킴으로써 (도 2에서 "S"로 명명된) "소스" 비트 라인으로 구성된다. (도 2에서 "WL"로 명명된) 워드 라인(225)은 메모리 셀(205)의 게이트 단자에 연결되며, 메모리 셀(205)을 활성화시키는데 이용된다. 메모리 셀(205)이 활성화될 때, 메모리 셀(205)에 의해 유도된 전류(210)의 양은 메모리 셀(205)의 "프로그래밍된" 또는 "소거된" 상태를 나타낸다.
메모리 회로 배열(200)로서, 이웃 셀(255)의 비트 라인(241)은 Y-경로(266c)를 통해 프리차지 회로(280)에 노드(243)를 연결시킴으로써 (도 2에서 "P"로 명명된) "프리차지" 비트 라인으로 구성된다. 비트 라인(251)은 "플로팅"되고, 이웃 메모리 셀들을 통해 접지로의 패턴-종속된 경로를 가질 수 있다. Y-경로(266a) 내지 Y-경로(266c)는 도 1B에서 보여지고 상기에서 설명된 Y-경로(166)로 표현될 수 있다.
비트 라인(241)에 연결된 노드(243)는, 메모리 셀(205)이 ("0" 비트에 대응되는) 프로그래밍된 셀이고 이웃 메모리 셀(255)이 ("1" 비트에 대응되는) 소거된 비트일 때, 노드(223)에서 노드(243)로의 누설 전류를 감소시키기 위해 프리차지 전압을 공급받는다. 예를 들어, 프리차지 회로(280)는 감지 회로(260)에 의해 노드(223)에 공급되는 것과 대략 동일한 레벨에서 전압을 노드(243)에 공급할 수 있다. 메모리 셀(205)이 ("0" 비트에 대응되는) 프로그래밍된 셀이고 이웃 메모리 셀(255)이 ("1" 비트에 대응되는) 소거된 셀일 때, 노드(223)에 프리차지 전압을 공급하는 것이 노드(223)에서 노드(243)로의 누설 전류를 감소시키는데 도움을 줄 수 있는 반면, 메모리 셀(205)이 ("1" 비트에 대응하는) 소거된 셀이고 이웃 메모리 셀(255)이 ("1" 비트에 대응하는) 소거된 셀일 때 노드(243)에서 노드(223)로 누설 전류(235) 발생할 수 있다. 그 이유는, 메모리 셀(205)이 소거된 셀일 때, 메모리 셀 전류(210)가 Y-경로(266b)를 통해 노드(223)에 공급된 전압을 감소시키도록 동작하기 때문이다. 그 결과, 노드(243)와 노드(223) 사이의 전압 차이는 소거된 메모리 셀(255)을 통해 노드(243)에서 노드(223)로의 누설 전류(235)를 유도하도록 동작한다. 이러한 경우, 감지 회로(260)는 메모리 셀 전류(210)와 누설 전류(235) 간의 차이에 대응하는 전류(230)를 감지할 것이며, 메모리 셀(205)이 소거된 셀일때 실질적으로 전류(230)를 감소시키며, 그에 따라 읽기 연산 동안 에러 마진을 감소시킬 것이다. 상기 지적한 바와 같이, 읽기 연산 동안 이러한 에러 마진을 감소시키는 것은 읽기 연산의 신뢰도를 감소시킨다.
이제 도 3을 참조하면, 메모리 읽기 연산 동안 빠르고 정확한 방식으로 에러 마진들을 감소시키는 본 발명에 따른 개략적인 메모리 회로 배열(300)의 일 실시예의 도시된 회로가 존재한다. 예시적인 실시예에서 도시된 바와 같이, 본 발명은 두 바이너리 비트들, 즉 "왼쪽" 비트와 "오른쪽" 비트를 저장할 수 있는 메모리 셀들에 대해 사용하는데 적합하다. 왼쪽 비트는 "0" 또는 "1"로 표현될 수 있고, 아울러 오른쪽 비트는 왼쪽 비트에 독립적인 "0" 또는 "1"로 표현될 수 있다. 그러나, 본원 발명은 예컨대, 오직 단일 비트를 저장하는 것과 같은 다른 타입의 메모리 셀들에 대해 사용하는데도 적합하다. 도 3에서 보여지고 이하에서 설명된 Y-경로(366a) 내지 Y-경로(366e)는, 도 1B에서 보여지고 상기에서 설명된 Y-경로(166)에 의해 표현될 수 있다.
메모리 회로 배열(300)은 (도 3에서 "WL"로 명명된) 동일한 워드 라인(325)을 따라 인접한 메모리 셀들(305, 355, 370 및 372)을 포함하는 메모리 디바이스의 일부분을 도시한다. 도 3에 도시된 특정 실시예로서, 메모리 회로 배열(300)은 메모리 셀(305)의 왼쪽 비트(382)와 연관된 읽기 연산이 수행되어야 할 때의 예시적인 배열을 도시한다. 비록 간결함을 위해 여기서 설명되지는 않았으나, 유사한 메모리 회로 배열(도시되지 않음)은 메모리 셀(305)의 오른쪽 비트(384)와 연관된 읽기 연산이 수행되어야 할 때, 본 발명에 따라 구현될 수 있다. 본원 출원에서, 읽기 연산이 수행되어야 하는 메모리 셀(305)은 또한 "타겟 셀"이라 언급될 수 있고, 아울러 메모리 셀(305)에 인접한 각 메모리 셀(355, 370, 및 372)은 "이웃 셀"로도 언급될 수 있다.
메모리 회로 배열(300)에서, 비트 라인(316)은 Y-경로(336a)를 통해 접지(365)에 노드(317)를 연결시킴으로써 메모리 셀(305)의 (도 3에서 "S"로 지정된) "소스" 비트 라인으로 구성된다. 감지 회로(360)가 노드(320)에 연결되는 Y-경로(366b)를 통해 노드(320)에 노드(323)를 연결시킴으로써, 비트 라인(321)은 메모리 셀(305)의 (도 3에서 "D"로 지정된) "드레인" 비트 라인으로 구성된다. 워드 라인(325)은 메모리 셀(305)의 게이트 단자에 연결되며, 읽기 연산 동안 메모리 셀(305)을 활성화시키는데 이용된다. 본 예시로서, 메모리 셀(305)이 활성화될 때, 메모리 셀(305)에 의해 유도되는 전류(310) 양은 메모리 셀(305) 왼쪽 비트(382)의 "프로그래밍된" 또는 "소거된" 상태를 나타낸다.
메모리 셀(355)은 메모리 셀(305)에 이웃하며, 노드(323)에서 메모리 셀(305)과 비트 라인(321)을 공유한다. 본원 발명에 따르면, 메모리 셀(355)의 비트 라인(341)은 드레인 비트 라인으로 구성된다. 더욱 특히, 메모리 회로 배열(32)에서, 비트 라인(341)의 노드(343)는 Y-경로(366c)를 통해 노드(320)에 연결된다. 노드(320)에 연결된 비트 라인(321)이 드레인 비트 라인으로 구성되기 때문에, 노드(320)에 연결된 비트 라인(341)은 드레인 비트 라인으로도 구성되며, Y-경로(366c)를 통해 감지 회로(360)에도 연결된다. 메모리 셀(305)의 왼쪽 비트(382)가 ("1" 비트에 대응하는) 소거된 비트이고 이웃 메모리 셀(355)이 ("1" 비트에 대응하는) 소거된 셀일때, 이웃 메모리 셀(355)을 통과하는 누설 전류(335)는 노드(320)에서 노드(343)로의 전류(333)와 대체로 동일하다. 따라서, 누설 전류(335)로 인한 전류(330)의 감소는, 감지 회로(360)에 의해 감지된 총 전류(332)가 변화지 않도록 노드(343) 및 노드(320)의 결선을 통해 전류(333)가 전류(330)에 부가되기 때문에 실질적으로 복원된다. 이러한 기술을 통한 누설 전류의 복원은, 메모리 셀(305)의 왼쪽 비트(382)의 상태를 감지할 때 읽기 에러 마진을 상당히 증가시킨다. 15㎂의 예시적인 기준 전류 값을 사용하여, 메모리 셀(305)이 소거된 셀일 때 메모리 셀 전류(310)는 약 21㎂이며, 메모리 셀(355)을 통과하는 누설 전류(335)는 약 6㎂라고 가정하자. 상기 경우에, 전류(330)는 누설 전류(355)를 뺀 메모리 셀 전류(310)에 대응하며, 약 15㎂이다. 전류(333)가 약 5㎂일 것이며, 이웃 셀(370)로부터 흐르는 누설 전류(340)는 약 1㎂이다. 따라서, 감지 회로(360)에 의해 검출된 총 전류(332)는 전류(333)(5㎂)를 더한 전류(3330)(15㎂)에 대응할 것이고, 약 20㎂일 것이며, 메모리 셀(305)의 왼쪽 비트(382)에 의해 유도된 전류(310)에 매우 근접하다. 게다가, 15㎂의 기준 전류를 초과하는 약 5㎂의 바람직한 에러 마진이 제공된다.
메모리 셀(370)은 메모리 셀(355)에 이웃하고, 노드(343)에서 메모리 셀(355)과 비트 라인(341)을 공유한다. 도 3의 특정 실시예로서, 메모리 셀(370)의 비트 라인(351)은, 노드(350)가 프리차지 회로(380)에 연결되는 Y-경로(366d)를 통해 노드(350)에 노드(353)를 연결시킴으로써 (도 3에서 "P"로 명명된) "프리차지" 비트 라인으로 구성된다. 메모리 셀(372)은 메모리 셀(370)에 이웃하며, 노드(353)에서 메모리 셀(370)과 비트 라인(351)을 공유한다. 메모리 셀(372)의 비트 라인(375)은, Y-경로(366e)를 통해 노드(350)에 노드(376)를 연결시킴으로써 상기 특정 실시예에서 "프리차지" 비트 라인으로도 구성된다. 예시적인 방식으로, 프리차지 회로(380)는, 노드(343)에서 Y-경로(366c)를 통해 감지 회로(360)에 의해 제공되는 것과 거의 동일한 레벨에서 노드(353 및 376)에 전압을 제공할 수 있다. 이러한 구성을 사용하여, 도 3에서 메모리 셀(305)의 왼쪽 비트(382)는 ("0" 비트에 대응하는) 프로그래밍된 비트이고 이웃 메모리 셀(370) 및, 메모리 셀(370)과 접지 사이의 모든 이웃 셀들이 ("1" 비트에 대응하는) 소거된 셀이고/거나, 메모리 셀(372)의 우측에 위치된 메모리 셀들에 대한 일부 비트 라인들을 충전하기 위해 존재할 수 있는 과도 전류로 인하여 누설 전류(337)가 메모리 셀(370)을 통해 유도될 때, 노드들(353 및 376)에서의 프리차지 전압은 메모리 셀(370)(즉, 노드(343)부터 노드(353)까지)을 통과하는 누설 전류(337)를 상당히 감소시킨다. 노드(376)에서 노드(353)의 우측에 부가적인 프리차지 전압을 제공함으로써 노드(353)가 접지 경로 및/또는 노드(376) 우측으로의 과도 전류 경로에 의해 상당히 덜 영향 받기 때문에 누설 전류(337)가 감소된다. 실질적으로, 노드(376)에서의 전압은 접지 경로 및/또는 과도 전류 경로로부터 노드(376)의 우측으로 노드(353)에서의 전압을 버퍼링하도록 동작한다. 노드(353)는 노드(376)의 우측으로의 접지 경로 및/또는 과도 전류 경로에 의한 영향을 덜 받기 때문에, 노드(353)에서의 전압은 노드(343)에서의 전압에 근접하며, 그에 따라 전류(337)는 상당히 감소된다. 따라서, 누설 전류(337)가 상당히 감소되기 때문에, 감지 회로(360)에 의해 검출되는 총 전류(332)는 메모리 셀(305)의 왼쪽 비트(382)에 의해 유도되는 전류(310)에 매우 근접하다. 게다가, 이웃 메모리 셀들(355, 370, 372)들이 소거된 셀들인 때에도, 메모리 셀(305)의 왼쪽 비트(382)가 프로그래밍된 비트거나 소거된 비트인 어느 한 경우의 메모리 회로 배열(300)로 인하여 에러 마진 손실이 상당히 감소된다. 따라서, 전류(332)를 기준 전류(도시되지 않음)와 비교하는 것은, 메모리 셀(305)의 왼쪽 비트(382)와 연관된 읽기 연산 동안 더 큰 정확성과 신뢰도로 만들어질 수 있다.
도 3의 예시적인 실시예에서 도시된 바와 같이, 읽어져야 하는 메모리 셀의 비트가 소거된 비트이고, 이웃한 메모리 셀들과 연관된 비트들이 소거된 비트들인 경우, 읽어져야 하는 메모리 셀(예컨대, 메모리 셀(305))에 인접한 적어도 하나의 이웃 메모리 셀(예컨대, 메모리 셀(355))로 구성된 부가적인 "드레인" 비트 라인(예컨대, 비트 라인(341))이 에러 마진 손실을 감소시킨다. 한편, 읽어져야 하는 메모리 셀의 비트가 프로그래밍된 비트이고 이웃한 메모리 셀들과 연관된 비트가 소거된 비트인 경우, 다른 인접한 이웃 메모리 셀들(예컨대, 메모리 셀들(370 및 372))로 구성된 부가적인 "프리차지" 비트 라인들(예컨대, 비트 라인들(351 및 375))은 에러 마진 손실을 감소시킨다.
이제 도 4를 참조하면, 메모리 회로 배열(400)로서 개략적인 본 발명의 다른 실시예의 도시된 회로가 존재한다. 메모리 회로 배열(400)은 동일한 (도 4에서 "WL"으로 지정된) 워드 라인을 따라 인접한 메모리 셀들(405, 455, 470, 472, 및 492)을 포함하는 메모리 디바이스의 일부분을 도시한다. 도 4에 도시된 특정 실시예들은, 메모리 셀(405)의 왼쪽 비트(482)와 연관된 읽기 연산이 수행되어야 할 때의 예시적인 배열을 도시한다. 유사한 메모리 회로 배열(도시되지 않음)은, 메모리 셀(405)의 오른쪽 비트(484)와 연관된 읽기 연산이 수행되어야 할 때 본 발명에 따라 구현될 수 있다. 본원 출원에서, 읽기 연산이 수행되어야 하는 메모리 셀(405)은 "타겟 셀"로 언급될 수 있으며, 메모리 셀(405)에 인접한 각 메모리 셀(455, 470, 472, 490, 및 492)은 "이웃 셀"로 언급될 수 있다. 도 4에 도시되고 이하에서 설명된 Y-경로들(446a 내지 446g)은 도 1B에서 보여지고 상기에서 설명된 Y-경로(166)로 표현될 수 있다.
메모리 회로 배열(400)에서, 비트 라인(416)은 Y-경로(466a)를 통해 접지(465)에 노드(417)를 연결시킴으로써 메모리 셀(405)의 (도 4에서 "S"로 명명된) "소스" 비트 라인으로 구성된다. 비트 라인(421)은, 노드(420)가 감지 회로(460)에 연결되는 Y-경로(466b)를 통해 노드(420)에 노드(423)를 연결시킴으로써 메모리 셀(405)의 (도 4에서 "D"로 지정된) "드레인" 비트 라인으로 구성된다. 워드 라인(425)은 메모리 셀(405)의 게이트 단자에 연결되고, 읽기 연산 동안 메모리 셀(405)을 활성화시키는데 이용된다. 본 예시로서, 메모리 셀(405)이 활성화될 때, 메모리 셀(405)에 의해 유도된 전류(410) 양은 메모리 셀(405)의 메모리 왼쪽 비트(482)의 "프로그래밍된" 또는 "소거된" 상태를 나타낸다.
도 4에 도시된 특정 실시예로서, 메모리 셀들(455 및 470)의 비트 라인들(441 및 451)은 각각 "드레인" 비트 라인들로 구성된다. 그와 같이, 비트 라인(441)의 노드(443) 및 비트 라인(451)의 노드(453)는 각각 노드(420)에서 Y-경로들(466c 및 466d)을 통해 감지 회로(460)에 연결된다. 메모리 회로 배열(400)에서 비트 라인들(441 및 451)을 "드레인" 비트 라인들로 더 구성함으로써, 전류(432)는 메모리 셀(405)의 왼쪽 비트(482)와 연관된 메모리 셀 전류(410)를 더 정확히 표현하며, 더욱이, 특히 메모리 셀(405)의 왼쪽 비트(482)가 ("1" 비트에 대응하는) 소거된 비트이고 메모리 셀들(455 및 470)이 (각각 "1"에 대응하는) 소거된 셀 들일 때, 에러 마진 손실을 감소시킨다. 그 이유는 전류(433)가 총 전류(432)를 형성하기 위해 전류(430)에 추가되기 때문이며, 그에 따라 누설 전류(437)를 보상한다. 더욱이, 전류(438)는 전류(433)를 형성하기 위해 전류(493)에 추가되며, 그에 따라 누설 전류(437)를 보상한다. 이웃 메모리 셀들을 통과하는 부가적인 누설 전류, 예컨대 메모리 셀(472)을 통과하는 전류의 크기는 메모리 셀(410)에 의해 유도되는 전류(410)와 비교하여 매우 작으며, 그에 따라 그러한 부가적인 누설 전류는 총 전류(432)에 더 적은 영향을 준다. 따라서, 감지 회로(460)에 의해 검출되는 총 전류(432)는, 누설 전류들(435 및 437)에 대한 보상으로 인하여 메모리 셀(405)의 왼쪽 비트(482)에 의해 유도되는 전류(410)에 매우 근접하다. 게다가, 15㎂의 기준 전압을 초과하는 약 5㎂의 바람직한 에러 마진이 제공된다.
도 4의 특정 실시예로서, 메모리 셀들(472, 490, 및 492)의 비트 라인들(475, 496, 및 498)은 각각 (도 4에서 "P"로 명명된) "프리차지" 비트 라인들로 구성된다. 그와 같이, 비트 라인(475)의 노드(476), 비트 라인(496)의 노드(495), 및 비트 라인(498)의 노드(497)는 노드(474)에서 각각 Y-경로들(466e, 466f 및 466g)을 통해 프리차지 회로에 연결된다. 예시적인 방식으로, 프리차지 회로(480)는 노드(453)에서 Y-경로(466d)를 통해 감지 회로(460)에 의해 제공되는 것과 거의 동일한 레벨에서 노드(476, 495 및 497)에 전압을 공급할 수 있다. 이러한 구성을 사용하여, 도 4에서 특히 메모리 셀(405)의 왼쪽 비트(482)가 ("0" 비트에 대응하는) 프로그래밍된 비트이고 이웃 메모리 셀(472) 및, 메모리 셀(472)과 접지 사이의 모든 이웃 셀들이 ("1" 비트에 대응하는) 소거된 셀이고/거나, 메모리 셀(472)의 우측에 위치된 메모리 셀들에 대한 일부 비트 라인들을 충전하기 위해 존재할 수 있는 과도 전류로 인하여 누설 전류(439)가 메모리 셀(370)을 통해 유도될 때, 노드들(476, 495 및 497)에서의 프리차지 전압은 메모리 셀(472)(즉, 노드(343)부터 노드(353)까지)을 통과하는 누설 전류(439)를 상당히 감소시킨다. 노드(476)의 우측 즉, 노드들(495 및 497)에 부가적인 프리차지 전압을 제공함으로써 노드(476)가 접지 경로 및/또는 노드(497)의 우측으로 과도 전류 경로에 의한 영향을 상당히 덜 받기 때문에 누설 전류(439)가 감소된다. 사실상, 노드들(495 및 497)에서의 전압은 접지 경로 및/또는 과도 전류 경로에서 노드(497)의 우측으로 노드(476)에서의 전압을 버퍼링하도록 동작한다. 노드(476)는 노드(497) 우측으로의 접지 경로 및/또는 과도 전류 경로에 의한 영향을 덜 받기 때문에, 노드(476)에서의 전압은 노드(453)에서의 전압에 근접하며, 그에 따라 전류(439)는 상당히 감소된다. 따라서, 누설 전류(439)가 상당히 감소되기 때문에, 감지 회로(460)에 의해 검출되는 총 전류(432)는 메모리 셀(405)에 의해 유도되는 메모리 셀 전류(410)에 매우 근접하다
그 결과, 이웃 메모리 셀들(455, 470, 472, 490, 및 492)이 소거된 셀들인 때에도, 메모리 셀(405)의 왼쪽 비트(482)가 프로그래밍된 비트거나 소거된 비트인 어느 한 경우에 메모리 회로 배열(400)로 인하여 에러 마진 손실이 상당히 감소된다. 따라서, 전류(432)를 기준 전류(도시되지 않음)와 비교하는 것은, 메모리 셀(405)의 왼쪽 비트(482)와 연관된 읽기 연산 동안 더 큰 정확성과 신뢰도로 만들어질 수 있다.
도 4의 메모리 회로 배열(400)은 제3 "드레인" 비트 라인(451) 및 제3 "프리차지" 비트 라인(498)의 부가로 인하여, 도 3의 메모리 회로 배열(300) 이상의 정확성을 제공하나, 부가적인 전력 소비 및 접근 속도를 희생한다. 따라서, 본 발명의 다른 실시예로서, "드레인" 비트 라인들 및/또는 "프리차지" 비트 라인들의 개수는 특정한 바람직한 정확성, 전력 예산, 및 액세스 속도에 따라 선택될 수 있다.
본 발명의 예시적인 실시예들의 상기 설명으로부터, 다양한 기술들이 본 발명의 범위로부터 벗어남 없이 본 발명의 개념을 구현하는데 사용될 수 있음이 명백하다. 더욱이, 본 발명은 특정 실시예들에 대한 특정 기준으로 설명되었으나, 본 기술분야에서 통상의 지식을 가진자는, 본 발명의 사상 및 범위로부터 벗어남 없이 변형물들이 형태적이고 구체적으로 만들어질 수 있음을 인식할 것이다. 예를 들어, 상기 언급한 바와 같이 특정 개수의 "드레인" 비트 라인들 및 "프리차지" 비트 라인은 본 발명의 범위로부터 벗어남 없이 수정될 수 있다. 상기 설명된 예시적인 실시예들은 예시적이나 비제한적인 모든 관점에서 고려되어야 한다. 본 발명은 또한, 여기서 설명된 특정한 예시적인 실시예들로 제한되지 않으나, 본 발명의 범위로부터 벗어남 없이 많은 재배열, 변형물, 및 대체물이 가능함을 인정해야 할 것이다.
그에 따라, 정확한 메모리 읽기 연산을 위한 회로가 설명되었다.

Claims (10)

  1. 읽기 연산 동안 타겟 셀(305)에서 전류를 감지하기 위한 메모리 회로 배열로서,
    접지(365)에 연결된 제1 비트 라인(316)을 가지는 상기 타겟 셀(305)과, 상기 타겟 셀(305)은 감지 회로(360)에 연결된 제2 비트 라인(321)을 가지며;
    상기 타겟 셀(305)에 인접한 제1 이웃 셀(355)을 포함하며, 상기 제1 이웃 셀(355)은 상기 타겟 셀(305)과 상기 제2 비트 라인(321)을 공유하며, 상기 제1 이웃 셀(355)은 상기 읽기 연산 동안 상기 감지 회로(360)에 연결되는 제3 비트 라인(341)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  2. 제 1항에 있어서, 상기 제1 이웃 셀(355)에 인접한 제2 이웃 셀(370)을 더 포함하며, 상기 제2 이웃 셀(370)은 상기 제1 이웃 셀(355)과 상기 제3 비트 라인(341)을 공유하며, 상기 제2 이웃 셀(370)은 상기 읽기 연산 동안 프리차지 회로(380)에 연결되는 제4 비트 라인(351)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  3. 제 2항에 있어서, 상기 제2 이웃 셀(370)에 인접한 제3 이웃 셀(372)을 더 포함하며, 상기 제3 이웃 셀(372)은 상기 제2 이웃 셀(370)과 상기 제4 비트 라인(351)을 공유하며, 상기 제3 이웃 셀(372)은 상기 읽기 연산 동안 상기 프리차지 회로(38)에 연결된 제5 비트 라인(375)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  4. 적어도 하나의 비트를 저장하기 위한 타겟 셀 수단(305)과, 상기 타겟 셀 수단(305)은 접지(365)에 연결된 제1 비트 라인(316)을 가지고, 상기 타겟 셀 수단(305)은 감지 회로(360)에 연결된 제2 비트 라인(321)을 가지며;
    적어도 하나의 비트를 저장하기 위한 제1 이웃 셀 수단(355)과, 상기 제1 이웃 셀 수단(355)은 상기 타겟 셀 수단(305)과 상기 제2 비트 라인(321)을 공유하며, 상기 제1 이웃 셀 수단(355)은 상기 읽기 연산 동안 상기 감지 회로(360)에 연결된 제3 비트 라인(341)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  5. 제 4항에 있어서, 적어도 하나의 비트를 저장하기 위한 제2 이웃 셀 수단(370)을 포함하고, 상기 제2 이웃 셀 수단(370)은 상기 제1 이웃 셀 수단(355)에 인접하며, 상기 제2 이웃 셀 수단(370)은 상기 제1 이웃 셀 수단(355)과 상기 제3 비트 라인(341)을 공유하며, 상기 제2 이웃 셀 수단(370)은 상기 읽기 연산 동안 프리차지 회로(380)에 연결된 제4 비트 라인(351)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  6. 읽기 연산 동안 타겟 셀(305)에서 전류를 감지하기 위한 메모리 회로 배열로서, 상기 메모리 회로 배열은 접지(365)에 연결된 제1 비트 라인(3160)을 가지는 상기 타겟 셀(305)을 포함하며, 상기 타겟 셀(305)은 감지 회로(360)에 연결된 제2 비트 라인(321)을 가지며, 여기서,
    제1 이웃 셀(355)은 상기 타겟 셀(305)에 인접하고, 상기 제1 이웃 셀(335)은 상기 타겟 셀(305)과 상기 제2 비트 라인(321)을 공유하며, 상기 제1 이웃 셀(355)은 상기 읽기 연산 동안 상기 감지 회로(360)에 연결된 제3 비트 라인(341)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  7. 제 6항에 있어서, 상기 제1 이웃 셀(355)에 인접한 제2 이웃 셀(370)을 더 포함하며, 여기서 상기 제2 이웃 셀(370)은 상기 제1 이웃 셀(355)과 제3 비트 라인(341)을 공유하고, 상기 제2 이웃 셀(370)은 상기 읽기 연산 동안 프리차지 회로(380)에 연결되는 제4 비트 라인(351)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  8. 제 7항에 있어서, 상기 제2 이웃 셀(370)에 인접한 제3 이웃 셀(372)을 더 포함하며, 여기서 상기 제3 이웃 셀(372)은 상기 제2 이웃 셀(370)과 상기 제4 비트 라인(351)을 공유하고, 상기 제3 이웃 셀(372)은 상기 읽기 연산 동안 상기 프리차지 회로(380)에 연결된 제4 비트 라인(375)을 가지는 것을 특징으로 하는 메모리 회로 배열.
  9. 제 6항에 있어서, 상기 타겟 셀(305) 및 상기 제1 이웃 셀(355) 각각은 공통 워드 라인(325)에 연결된 개별적인 게이트 단자를 포함하는 것을 특징으로 하는 메모리 회로 배열.
  10. 제 7항에 있어서, 상기 타겟 셀(305), 상기 제1 이웃 셀(355) 및 상기 제2 이웃 셀(370) 각각은 공통 워드 라인(325)에 연결된 각각의 게이트 단자를 포함하는 것을 특징으로 하는 메모리 회로 배열.
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KR1020057009918A KR100950569B1 (ko) 2002-12-05 2003-07-24 정확한 메모리 읽기 동작을 위한 회로

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WO (1) WO2004053885A1 (ko)

Families Citing this family (168)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US7218563B1 (en) 2005-11-18 2007-05-15 Macronix International Co., Ltd. Method and apparatus for reading data from nonvolatile memory
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US20080059768A1 (en) * 2006-07-06 2008-03-06 Macronix International Co., Ltd. Method and Apparatus for Communicating a Bit Per Half Clock Cycle over at Least One Pin of an SPI Bus
US7339846B2 (en) * 2006-07-14 2008-03-04 Macronix International Co., Ltd. Method and apparatus for reading data from nonvolatile memory
US7881121B2 (en) * 2006-09-25 2011-02-01 Macronix International Co., Ltd. Decoding method in an NROM flash memory array
US7420850B2 (en) * 2006-10-24 2008-09-02 Sandisk 3D Llc Method for controlling current during programming of memory cells
WO2008051840A1 (en) * 2006-10-24 2008-05-02 Sandisk Corporation Memory device and method for controlling current during programming of memory cells
US7420851B2 (en) * 2006-10-24 2008-09-02 San Disk 3D Llc Memory device for controlling current during programming of memory cells
US7679967B2 (en) 2007-12-21 2010-03-16 Spansion Llc Controlling AC disturbance while programming
KR101528167B1 (ko) * 2008-08-01 2015-06-12 삼성전자주식회사 메모리 장치 및 메모리 데이터 판정 방법
US8213234B2 (en) * 2009-10-09 2012-07-03 Macronix International Co., Ltd. Current sink system for source-side sensing
US8064263B2 (en) 2009-10-09 2011-11-22 Macronix International Co., Ltd. Current sink system for source-side sensing
US8149627B2 (en) * 2010-03-02 2012-04-03 Macronix International Co., Ltd. Current sink system based on sample and hold for source side sensing
US9105330B1 (en) 2012-04-17 2015-08-11 Micron Technology, Inc. Memory devices configured to apply different weights to different strings of memory cells coupled to a data line and methods
US9001577B2 (en) 2012-06-01 2015-04-07 Micron Technology, Inc. Memory cell sensing
US8760930B1 (en) 2013-02-18 2014-06-24 Spansion Llc. Memory device with source-side sensing
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
CN107408404B (zh) 2015-02-06 2021-02-12 美光科技公司 用于存储器装置的设备及方法以作为程序指令的存储
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
EP3254286B1 (en) 2015-02-06 2019-09-11 Micron Technology, INC. Apparatuses and methods for parallel writing to multiple memory device locations
WO2016144724A1 (en) 2015-03-10 2016-09-15 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) * 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5027321A (en) * 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
US5400276A (en) * 1993-03-17 1995-03-21 Fujitsu Limited Electrically erasable nonvolatile semiconductor memory that permits data readout despite the occurrence of over-erased memory cells
US5986934A (en) * 1997-11-24 1999-11-16 Winbond Electronics Corp.I Semiconductor memory array with buried drain lines and methods therefor
JP2001297593A (ja) * 2000-04-10 2001-10-26 Nec Corp 半導体記憶装置及びデータ出力方法
EP1262995B1 (en) * 2001-05-30 2010-01-27 STMicroelectronics S.r.l. A semiconductor memory system
US6532176B1 (en) * 2001-09-25 2003-03-11 Tower Semiconductor Ltd. Non-volatile memory array with equalized bit line potentials
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
US6510082B1 (en) * 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6529412B1 (en) * 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge

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