JPS6142352B2 - - Google Patents
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- JPS6142352B2 JPS6142352B2 JP15434881A JP15434881A JPS6142352B2 JP S6142352 B2 JPS6142352 B2 JP S6142352B2 JP 15434881 A JP15434881 A JP 15434881A JP 15434881 A JP15434881 A JP 15434881A JP S6142352 B2 JPS6142352 B2 JP S6142352B2
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- supply voltage
- memory cell
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- 238000010586 diagram Methods 0.000 description 8
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- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 7
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 7
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 3
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 3
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリ、特に絶縁ゲート型の
構造をもつ不揮発生メモリに用いる比較検出器の
より安定な基準電圧を発生する回路を有する記憶
装置に関するものである。
構造をもつ不揮発生メモリに用いる比較検出器の
より安定な基準電圧を発生する回路を有する記憶
装置に関するものである。
絶縁ゲートを持つ電気的書き込み可能な読み出
し専用メモリー（以下EPROMと記す）の読み出
し状態を示すブロツク図を第１図に示す。
し専用メモリー（以下EPROMと記す）の読み出
し状態を示すブロツク図を第１図に示す。
一般に、メモリーセルには書き込み状態と非書
き込み状態とがある。書き込み状態のしきい値
（ＶT）は、読み出し時に、ゲート電極に印加され
る電圧よりも高い。
き込み状態とがある。書き込み状態のしきい値
（ＶT）は、読み出し時に、ゲート電極に印加され
る電圧よりも高い。
そのため、このメモリーセルを選択した場合、
メモリーセルはオフ（off）となる。今、これを
“０”が記憶されていると定義する。
メモリーセルはオフ（off）となる。今、これを
“０”が記憶されていると定義する。
非書き込み状態のメモリーセルを選択した場
合、メモリーセルはオン（on）となる。これを
“１”が記憶されていると定義する。
合、メモリーセルはオン（on）となる。これを
“１”が記憶されていると定義する。
第１図において、今、アドレス線X1とアドレ
ス線Y1により、メモリーセルＭ１が選択された
とする。
ス線Y1により、メモリーセルＭ１が選択された
とする。
メモリーセルＭ１に“０”が記憶されている
時、点Ｄの電位をＶpff（Ｄ）、点Ｅの電位をＶpff
（Ｅ）とする。
時、点Ｄの電位をＶpff（Ｄ）、点Ｅの電位をＶpff
（Ｅ）とする。
一方、アドレス線X2、アドレス線Y1により、
メモリーセルＭ２が選択され、このメモリーセル
Ｍ２に“１”が記憶されている時、点Ｄの電位を
Ｖpo（Ｄ）点Ｅの電位をＶpo（Ｅ）とする。
メモリーセルＭ２が選択され、このメモリーセル
Ｍ２に“１”が記憶されている時、点Ｄの電位を
Ｖpo（Ｄ）点Ｅの電位をＶpo（Ｅ）とする。
１の増幅器は上記Ｖpff（Ｄ）とＶpo（Ｄ）の電
位差を増幅している。点Ｄには、デイジツト線が
つながつているので大きな容量がついている。比
較検出器３では、メモリーセルに“０”が書き込
まれている時の点Ｅの電位Ｖpff（Ｅ）と、基準
電圧発生回路２で得られた基準電圧ＶREFを比較
し、(1)式の関係が成り立つている時は、メモリー
セルに“０”が書き込まれていると判断し、点Ｅ
の電位と基準電圧との差を増幅し、出力バツフア
に信号を送り、４の出力バツフアの出力Ｖpに
“０”が出力される。
位差を増幅している。点Ｄには、デイジツト線が
つながつているので大きな容量がついている。比
較検出器３では、メモリーセルに“０”が書き込
まれている時の点Ｅの電位Ｖpff（Ｅ）と、基準
電圧発生回路２で得られた基準電圧ＶREFを比較
し、(1)式の関係が成り立つている時は、メモリー
セルに“０”が書き込まれていると判断し、点Ｅ
の電位と基準電圧との差を増幅し、出力バツフア
に信号を送り、４の出力バツフアの出力Ｖpに
“０”が出力される。
Ｖpff（Ｅ）＞ＶREF＋α ……………(1)
（α：比較検出器が検出可能な最小の電位差）
一方、メモリーセルに“１”が書き込まれてい
る時も同様に、点Ｅの電位Ｖpo（Ｅ）と基準電圧
発生回路２で得られた基準電圧ＶREFを比較し、
(2)式の関係が成り立つている時は、メモリーセル
に“１”が書き込まれていると判断し、点Ｅの電
位と基準電圧との差を増幅して、出力バツフアに
信号を送り、出力バツフア４の出力Ｖpに“１”
が出力される。
る時も同様に、点Ｅの電位Ｖpo（Ｅ）と基準電圧
発生回路２で得られた基準電圧ＶREFを比較し、
(2)式の関係が成り立つている時は、メモリーセル
に“１”が書き込まれていると判断し、点Ｅの電
位と基準電圧との差を増幅して、出力バツフアに
信号を送り、出力バツフア４の出力Ｖpに“１”
が出力される。
Ｖpo（Ｅ）＋α＜ＶREF ……………(2)
（α：比較検出器が検出可能な最小の電位差）
以上のように、基準電圧ＶREFは、メモリーセ
ルの状態を読み出す基準となるものであるので、
製造上のばらつき、電源電圧の変動に対して、上
記(1)、(2)式の関係が成り立つていなければならな
い。第２図は、従来技術によるEPROMの一部回
路図である。トランジスタＴr8は選択されたメモ
リーセルで、トランジスタＴr7とＴr8のゲート電
極には、それぞれ、Ｙアドレス線、Ｘアドレス線
の信号電圧として、電源電圧Ｖccが印加されてい
る。トランジスタＴr5は、製造上のばらつきを相
補しあうように、メモリーセルと同じ構造と特性
をもつトランジスタ（以下ダミーセルと記す）を
用い、そのゲート電極には、トランジスタＴr1と
Ｔr2の抵抗分割により、電源電圧より低い電圧が
印加されている。このようにして、トランジスタ
Ｔr5に流れる電流を制限している。
ルの状態を読み出す基準となるものであるので、
製造上のばらつき、電源電圧の変動に対して、上
記(1)、(2)式の関係が成り立つていなければならな
い。第２図は、従来技術によるEPROMの一部回
路図である。トランジスタＴr8は選択されたメモ
リーセルで、トランジスタＴr7とＴr8のゲート電
極には、それぞれ、Ｙアドレス線、Ｘアドレス線
の信号電圧として、電源電圧Ｖccが印加されてい
る。トランジスタＴr5は、製造上のばらつきを相
補しあうように、メモリーセルと同じ構造と特性
をもつトランジスタ（以下ダミーセルと記す）を
用い、そのゲート電極には、トランジスタＴr1と
Ｔr2の抵抗分割により、電源電圧より低い電圧が
印加されている。このようにして、トランジスタ
Ｔr5に流れる電流を制限している。
トランジスタＴr1，Ｔr2は、一定電圧ＶcpNSTを
得ためのデイプレツシヨン型MOSトランジス
タ、トランジスタＴr3，Ｔr6は、それぞれインバ
ータを構成するデイプレツシヨン型MOSトラン
ジスタ、トランジスタＴr4，Ｔr7はエンハンスメ
ント型MOSトランジスタである。
得ためのデイプレツシヨン型MOSトランジス
タ、トランジスタＴr3，Ｔr6は、それぞれインバ
ータを構成するデイプレツシヨン型MOSトラン
ジスタ、トランジスタＴr4，Ｔr7はエンハンスメ
ント型MOSトランジスタである。
本従来例の動作を以下第３図と第６図を用いて
説明する。
説明する。
第３図は、選択されたメモリーセルに“１”が
書き込まれている場合の点Ａの電位V1と点Ｂの
電位ＶREF1の電源電圧存在性を表わしたものであ
る。第６図はトランジスタＴr5，Ｔr8に流れる電
流の電源電圧依存性を表わしたものである。
書き込まれている場合の点Ａの電位V1と点Ｂの
電位ＶREF1の電源電圧存在性を表わしたものであ
る。第６図はトランジスタＴr5，Ｔr8に流れる電
流の電源電圧依存性を表わしたものである。
点Ａの電位V1の電源電圧依存性を以下に記
す。電源電圧Ｖccを０から順次、増加していつた
場合、電源電圧Ｖccがメモリーセルのしきい値
（ＶTM）以下の場合は、トランジスタＴr6がデイ
プレツシヨン型MOSトランジスタであるため、
電源電圧と等しく増加する。
す。電源電圧Ｖccを０から順次、増加していつた
場合、電源電圧Ｖccがメモリーセルのしきい値
（ＶTM）以下の場合は、トランジスタＴr6がデイ
プレツシヨン型MOSトランジスタであるため、
電源電圧と等しく増加する。
電源電圧ＶccがＶTMより大きくなると、トラン
ジスタＴr8がonとなるので、トランジスタＴr6，
Ｔr7，Ｔr8で構成されるインバータの伝達特性に
従うようになる。この様子を第３図のＧの曲線と
して示す。トランジスタＴr8に流れる電流の電源
電圧依存性は、第６図のＰの曲線で表わすよう
に、ＶTMをしきい値として、電源電圧を増加する
につれて、流れる電流は増加していく。
ジスタＴr8がonとなるので、トランジスタＴr6，
Ｔr7，Ｔr8で構成されるインバータの伝達特性に
従うようになる。この様子を第３図のＧの曲線と
して示す。トランジスタＴr8に流れる電流の電源
電圧依存性は、第６図のＰの曲線で表わすよう
に、ＶTMをしきい値として、電源電圧を増加する
につれて、流れる電流は増加していく。
次に、点Ｂの電位V2の電源電圧依存性を以下
に記す。
に記す。
ダミーセルのゲート電位は、Ｔr1とＴr2の抵抗
分割により、電源電圧が分配されているので、同
じメモリーセルのしきい値、ＶTMを得るために
は、電源電圧はメモリーセルの場合より高い電圧
をかけなければならない。従つて、等価的には、
しきい値が高くなつたのと同じである。
分割により、電源電圧が分配されているので、同
じメモリーセルのしきい値、ＶTMを得るために
は、電源電圧はメモリーセルの場合より高い電圧
をかけなければならない。従つて、等価的には、
しきい値が高くなつたのと同じである。
このダミーセルの等価的なしきい値をＶTREF1
とする。
とする。
電源電圧Ｖccを０から順次増加していつた場
合、電源電圧Ｖccが、ダミーセルの等価的なしき
い値ＶTREF1以下の場合は、点Ａの場と同様に、
電源電圧と等しく増加し、それ以後は、Ｔr3，Ｔ
r4，Ｔr5で構成されるインバータの伝達特性に従
うようになる。
合、電源電圧Ｖccが、ダミーセルの等価的なしき
い値ＶTREF1以下の場合は、点Ａの場と同様に、
電源電圧と等しく増加し、それ以後は、Ｔr3，Ｔ
r4，Ｔr5で構成されるインバータの伝達特性に従
うようになる。
この様子を第３図のＨの曲線として示す。トラ
ンジスタＴr5に流れる電流の電源電圧依存性は、
第６図のＱの曲線で表わすように、ＶTREF1をし
きい値として、電源電圧を増加するにつれて、流
れる電流は増加していく。
ンジスタＴr5に流れる電流の電源電圧依存性は、
第６図のＱの曲線で表わすように、ＶTREF1をし
きい値として、電源電圧を増加するにつれて、流
れる電流は増加していく。
この時、トランジスタＴr5に流れる電流ＩREF1
は、電源電圧を増加するにつれて、トランジスタ
Ｔr8に流れる電流I1に近づくようになる。
は、電源電圧を増加するにつれて、トランジスタ
Ｔr8に流れる電流I1に近づくようになる。
従つて第３図のＨの曲線で表わすインバータの
伝達特性と、Ｇの曲線で表わすインバータの伝達
特性の“Ｌ”レベルは、電源電圧を増加するにつ
れて一致するようになる。
伝達特性と、Ｇの曲線で表わすインバータの伝達
特性の“Ｌ”レベルは、電源電圧を増加するにつ
れて一致するようになる。
第３図において、電源電圧Ｖccが設定電圧ＶA
からＶBに変化したとする。この時点Ａの電位V1
と点Ｂの電位ＶREF1の差が大きくなる。この場合
をＩの部分で示してある。
からＶBに変化したとする。この時点Ａの電位V1
と点Ｂの電位ＶREF1の差が大きくなる。この場合
をＩの部分で示してある。
点Ａの電位V1と点Ｂの電位ＶREF1の差が大きく
なると、アドレス線が次に“０”を書き込まれて
いるメモリーセルを選んだ場合、Ａ点についてる
大きな容量を充電する電圧幅が大きくなるので、
スイツチング速度が低下する。
なると、アドレス線が次に“０”を書き込まれて
いるメモリーセルを選んだ場合、Ａ点についてる
大きな容量を充電する電圧幅が大きくなるので、
スイツチング速度が低下する。
又、設定電圧ＶAから、ＶCに変化した場合、点
Ａの電位V1と点Ｂの電位ＶREF1の差が小さくな
る。この場合をＫの部分で示してある。この時、
比較検出器で電位差を検出することが困難とな
る。以上のように、従来技術を用いた本例では、
電源電圧が設定値よりずれた場合、スイツチング
速度が遅くなつたり比較検出器で検出が困難とな
る欠点がある。
Ａの電位V1と点Ｂの電位ＶREF1の差が小さくな
る。この場合をＫの部分で示してある。この時、
比較検出器で電位差を検出することが困難とな
る。以上のように、従来技術を用いた本例では、
電源電圧が設定値よりずれた場合、スイツチング
速度が遅くなつたり比較検出器で検出が困難とな
る欠点がある。
本発明の目的は、前述の欠点を除去し、電源電
圧の変動に対して、より安定な比較検出器の基準
電圧を提供するものである。
圧の変動に対して、より安定な比較検出器の基準
電圧を提供するものである。
本発明による記憶装置は、メモリセル、Ｘアド
レスに応答してこのセルに選択電圧を供給する手
段、第１の回路接点、この接点とメモリセルとの
間に接続されＹアドレスに応答して供給される選
択電圧を受ける第１のトランジスタ、夫々がメモ
リセルと実質的に同じ構造と特性を有し互いに直
列接続された複数の素子、第２の回路接点、この
第２の回路接点と前記複数の素子の直列接続体と
の間に接続された第２のトランジスタ、前記メモ
リセルに供給される選択電圧と実質的に同じ電圧
を前記複数の素子の夫々に供給する手段、前記第
１のトランジスタに供給される選択電圧と実質的
に同じ電圧を前記第２のトランジスタに供給する
手段、第１と第２の入力端子を有する比較増幅
器、および前記第１と第２の回路接点に現われる
電圧を前記比較増幅器の第１と第２の入力端子に
それぞれ供給する手段とを有する。
レスに応答してこのセルに選択電圧を供給する手
段、第１の回路接点、この接点とメモリセルとの
間に接続されＹアドレスに応答して供給される選
択電圧を受ける第１のトランジスタ、夫々がメモ
リセルと実質的に同じ構造と特性を有し互いに直
列接続された複数の素子、第２の回路接点、この
第２の回路接点と前記複数の素子の直列接続体と
の間に接続された第２のトランジスタ、前記メモ
リセルに供給される選択電圧と実質的に同じ電圧
を前記複数の素子の夫々に供給する手段、前記第
１のトランジスタに供給される選択電圧と実質的
に同じ電圧を前記第２のトランジスタに供給する
手段、第１と第２の入力端子を有する比較増幅
器、および前記第１と第２の回路接点に現われる
電圧を前記比較増幅器の第１と第２の入力端子に
それぞれ供給する手段とを有する。
第４図は、本発明による実施例を示す回路図で
ある。
ある。
出力電圧V1を得る部分は、第２図と同じ構成
であるので説明を省略する。トランジスタＴr9は
デイプレツシヨン型MOSトランジスタ、Ｔr10は
エンハンスメント型MOSトランジスタである。
トランジスタＴr11，Ｔr12，Ｔr13は、すべてダミ
ーセルであり、それぞれのゲート電極には、電源
電圧が印加されている。トランジスタＴr9とＴr10
の共通接点Ｃの電位が基準電圧ＶREF2を与える。
であるので説明を省略する。トランジスタＴr9は
デイプレツシヨン型MOSトランジスタ、Ｔr10は
エンハンスメント型MOSトランジスタである。
トランジスタＴr11，Ｔr12，Ｔr13は、すべてダミ
ーセルであり、それぞれのゲート電極には、電源
電圧が印加されている。トランジスタＴr9とＴr10
の共通接点Ｃの電位が基準電圧ＶREF2を与える。
本発明による実施例の動作を第５図、第６図を
用いて説明する。
用いて説明する。
第５図は、第３図と同じく、選択されたメモリ
ーセルに“１”が書き込まれている場合の点Ａの
電位V1と点Ｃの電位ＶREF2の電源電圧依存性を表
わしたものである。比較のために、第２図の従来
例の点Ｂの電位ＶREF1の電源電圧依存性も表わし
てある。
ーセルに“１”が書き込まれている場合の点Ａの
電位V1と点Ｃの電位ＶREF2の電源電圧依存性を表
わしたものである。比較のために、第２図の従来
例の点Ｂの電位ＶREF1の電源電圧依存性も表わし
てある。
点Ａの電位V1は第３図の場合と同様であるの
で説明を省略する。
で説明を省略する。
電源電圧Ｖccを第３図の場合と同じように、０
から増加していつた場合、その値がＶTREF2に達
するまでは電源電圧と等しく増加する。このＶTR
ＥＦ２は、直列接続された二つのダミーセルＴr11お
よびＴr12，Ｔr13の夫々のゲート・ソース間電圧
が共に閾値に達するに必要な電圧として示され、
ＶTMより少し高くなるのは明らかである。
から増加していつた場合、その値がＶTREF2に達
するまでは電源電圧と等しく増加する。このＶTR
ＥＦ２は、直列接続された二つのダミーセルＴr11お
よびＴr12，Ｔr13の夫々のゲート・ソース間電圧
が共に閾値に達するに必要な電圧として示され、
ＶTMより少し高くなるのは明らかである。
点Ｃの電圧は、電源電圧ＶccがＶTREF2に達す
るピータ値ＶCPをとることになるが、ダミーセル
Ｔr11およびＴr12のゲートにはＶccが直接供給され
ているので、第２図のようにトランジスタＴr1お
よびＴr2による抵抗分割電圧をダミーセルＴr5に
供給する場合において得られる点Ｂのピーク電圧
ＶBPよりも小さくなる。
るピータ値ＶCPをとることになるが、ダミーセル
Ｔr11およびＴr12のゲートにはＶccが直接供給され
ているので、第２図のようにトランジスタＴr1お
よびＴr2による抵抗分割電圧をダミーセルＴr5に
供給する場合において得られる点Ｂのピーク電圧
ＶBPよりも小さくなる。
電源電圧ＶccがＶTREF2を越えると、ダミーセ
ルがすべてonとなるので、それ以後は、トラン
ジスタＴr9，Ｔr10，Ｔr11，Ｔr12，Ｔr13で構成され
るインバータの伝達特性に従うようになる。
ルがすべてonとなるので、それ以後は、トラン
ジスタＴr9，Ｔr10，Ｔr11，Ｔr12，Ｔr13で構成され
るインバータの伝達特性に従うようになる。
トランジスタＴr11に流れる電流の電源電圧依
存性を第６図にＲで示す。ダミーセルトランジス
タＴr11およびＴr12，Ｔr13は直列接続されている
から、この直列接続体の導通抵抗は１個のダミセ
ールに比して高くなる。すなわち、電源電圧の増
加に対し、直列接続体に流れる電源の増加は１個
の場合よりも小さくなる。したがつて、トランジ
スタＴr11に流れる電流の増加割合は、第６図の
Ｐで示すメモリセルに流れる電流の増加割合より
も小さい。
存性を第６図にＲで示す。ダミーセルトランジス
タＴr11およびＴr12，Ｔr13は直列接続されている
から、この直列接続体の導通抵抗は１個のダミセ
ールに比して高くなる。すなわち、電源電圧の増
加に対し、直列接続体に流れる電源の増加は１個
の場合よりも小さくなる。したがつて、トランジ
スタＴr11に流れる電流の増加割合は、第６図の
Ｐで示すメモリセルに流れる電流の増加割合より
も小さい。
又、ダミーセルを直並列に接続することによ
り、インバータのレシオが第２図の従来例の場合
より小さくなる。
り、インバータのレシオが第２図の従来例の場合
より小さくなる。
そのため、Ｏで表わすインバータ特性の傾斜が
ゆるくなり、“Ｌ”レベルも大きくなる。
ゆるくなり、“Ｌ”レベルも大きくなる。
以上のような理由により、第５図に示すよう
に、本実施例の場合電源電圧Ｖccが設定電圧ＶA
から減少してＶBになつたとしても、従来例のよ
うに、点Ａとの電位差が大きくない。これをＬの
部分で示してある。従つてスイツチング速度が低
下することがなくなる。
に、本実施例の場合電源電圧Ｖccが設定電圧ＶA
から減少してＶBになつたとしても、従来例のよ
うに、点Ａとの電位差が大きくない。これをＬの
部分で示してある。従つてスイツチング速度が低
下することがなくなる。
又、電源電圧Ｖccが設定電圧ＶAから増加して
ＶCになつたとしても、従来例のように、点Ａと
の電位差が、比較検出器で検出できなくなるほど
小さくならない。これをＮの部分で示してある。
ＶCになつたとしても、従来例のように、点Ａと
の電位差が、比較検出器で検出できなくなるほど
小さくならない。これをＮの部分で示してある。
以上述べたように、本発明の記憶装置を用いる
ことにより、従来例よりも電源電圧の変動に対し
て安定な基準電圧を得ることができる。
ことにより、従来例よりも電源電圧の変動に対し
て安定な基準電圧を得ることができる。
本発明の記憶装置は、以上述べたように、比較
検出器に用いる基準電圧が、電源電圧の変動に対
して安定であるので、スイツチング速度が速く、
又比較検出器に負担をかけることがない。従つ
て、大容量、高速度が要求されるEPROM等の記
憶装置に有効である。
検出器に用いる基準電圧が、電源電圧の変動に対
して安定であるので、スイツチング速度が速く、
又比較検出器に負担をかけることがない。従つ
て、大容量、高速度が要求されるEPROM等の記
憶装置に有効である。
以上の実施例は、EPROMを例にとり説明した
が、選択されたメモリーセルを含むデイジツト線
の電位がメモリーセルの内容によつて変化する構
成をとるものであるかぎり、本発明は有効であ
り、EPROMに限らない。
が、選択されたメモリーセルを含むデイジツト線
の電位がメモリーセルの内容によつて変化する構
成をとるものであるかぎり、本発明は有効であ
り、EPROMに限らない。
又、ダミーセルを３個直列に接続した例を第４
図に示したが、直列に複数個、又は、並列に複数
個又は直並列に複数個接続した場合も本発明は有
効である。
図に示したが、直列に複数個、又は、並列に複数
個又は直並列に複数個接続した場合も本発明は有
効である。
第１図は不揮発性半導体メモリにおいて、読み
出しを行なう場合のブロツク図である。第２図は
基準電圧を得るための従来の回路例を示す図であ
る。第３図は、第２図における点Ａの電位V1と
点Ｂの電位ＶREF1の電源電圧依存性を表わす図で
ある。第４図は、本発明の実施例を示すものであ
る。第５図は、第４図における点Ａの電位V1と
点Ｃの電位ＶREF2の電源電圧依存性を表わす図で
ある。第６図は、第２図、第４図のＴr5，Ｔr8，
Ｔr9に流れる電流の電源電圧依存性を表わした図
である。 １……点Ｄの電位を増幅する増幅器、２……基
準電圧発生回路、３……増幅器の出力Ｅと、基準
電圧ＶREFの差を検出し、増幅する比較検出器、
４……出力バツフアである。X1，X2，X3，Ｘo…
…Ｘアドレス線、Y1……Ｙアドレス線である。
出しを行なう場合のブロツク図である。第２図は
基準電圧を得るための従来の回路例を示す図であ
る。第３図は、第２図における点Ａの電位V1と
点Ｂの電位ＶREF1の電源電圧依存性を表わす図で
ある。第４図は、本発明の実施例を示すものであ
る。第５図は、第４図における点Ａの電位V1と
点Ｃの電位ＶREF2の電源電圧依存性を表わす図で
ある。第６図は、第２図、第４図のＴr5，Ｔr8，
Ｔr9に流れる電流の電源電圧依存性を表わした図
である。 １……点Ｄの電位を増幅する増幅器、２……基
準電圧発生回路、３……増幅器の出力Ｅと、基準
電圧ＶREFの差を検出し、増幅する比較検出器、
４……出力バツフアである。X1，X2，X3，Ｘo…
…Ｘアドレス線、Y1……Ｙアドレス線である。
Claims (1)
- １ メモリセル、Ｘアドレスに応答してこのセル
に選択電圧を供給する手段、第１の回路接点、こ
の接点と前記メモリセルとの間に接続されＹアド
レスに応答して供給される選択電圧を受ける第１
のトランジスタ、夫々がメモリセルと実質的に同
じ構造と特性を有し互いに直列接続された複数の
素子、第２の回路接点、この第２の回路接点と前
記複数の素子の直列接続体との間に接続された第
２のトランジスタ、前記メモリセルに供給される
選択電圧と実質的に同じ電圧を前記複数の素子の
夫々に供給する手段、前記第１のトランジスタに
供給される選択電圧と実質的に同じ電圧を前記第
２のトランジスタに供給する手段、第１と第２の
入力端子を有する比較増幅器、および前記第１と
第２の回路接点に現われる電圧を前記比較増幅器
の第１と第２の入力端子にそれぞれ供給する手段
とを含む記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154348A JPS5856290A (ja) | 1981-09-29 | 1981-09-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154348A JPS5856290A (ja) | 1981-09-29 | 1981-09-29 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856290A JPS5856290A (ja) | 1983-04-02 |
| JPS6142352B2 true JPS6142352B2 (ja) | 1986-09-20 |
Family
ID=15582193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154348A Granted JPS5856290A (ja) | 1981-09-29 | 1981-09-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856290A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| JP2644723B2 (ja) * | 1985-04-26 | 1997-08-25 | 株式会社日立製作所 | 通信装置 |
| JPS6354096A (ja) * | 1986-08-22 | 1988-03-08 | Nec Eng Ltd | コ−ドレス端末電子交換システム |
| IT1213343B (it) * | 1986-09-12 | 1989-12-20 | Sgs Microelettronica Spa | Circuito di rilevamento dello stato di celle di matrice in memorie eprom in tecnologia mos. |
| JPH07105148B2 (ja) * | 1988-02-24 | 1995-11-13 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH0346197A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | 半導体記憶装置 |
| CA2126237C (en) * | 1992-11-04 | 1998-12-08 | Narumi Umeda | Code division multiple access mobile communication system |
| JPH09331568A (ja) * | 1997-01-31 | 1997-12-22 | Hitachi Ltd | 無線基地局 |
| JPH09252491A (ja) * | 1997-01-31 | 1997-09-22 | Hitachi Ltd | 無線端末 |
| JPH09252490A (ja) * | 1997-01-31 | 1997-09-22 | Hitachi Ltd | 無線基地局 |
-
1981
- 1981-09-29 JP JP56154348A patent/JPS5856290A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856290A (ja) | 1983-04-02 |
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