JP2000182400A - 不揮発性メモリの電荷利得ストレステスト回路及び電荷利得ストレステスト方法 - Google Patents
不揮発性メモリの電荷利得ストレステスト回路及び電荷利得ストレステスト方法Info
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Abstract
(57)【要約】
【課題】周辺回路に負担を与えることなく、電荷利得ス
トレステスト時間を最適化し得る不揮発性メモリの電荷
利得ストレステスト回路及び電荷利得ストレステスト方
法を提供する。 【解決手段】第１制御信号ＲＥＡＤ及び第２制御信号Ｅ
ＲＡＳＥにより第１，第２，第３スイッチＳＷ１１，Ｓ
Ｗ１２，ＳＷ１３を制御して、フラッシュメモリセル３
０のリード動作及び消去動作を反復して行った後、スト
レス電圧Ｖｐｐｓをフラッシュメモリセル３０のゲート
端子に印加し、フラッシュメモリセル３０のセル電流Ｉ
ｃｅｌｌと基準電流Ｉｒｅｆとの比較結果を信号ＳＯＵ
Ｔとして出力する。
トレステスト時間を最適化し得る不揮発性メモリの電荷
利得ストレステスト回路及び電荷利得ストレステスト方
法を提供する。 【解決手段】第１制御信号ＲＥＡＤ及び第２制御信号Ｅ
ＲＡＳＥにより第１，第２，第３スイッチＳＷ１１，Ｓ
Ｗ１２，ＳＷ１３を制御して、フラッシュメモリセル３
０のリード動作及び消去動作を反復して行った後、スト
レス電圧Ｖｐｐｓをフラッシュメモリセル３０のゲート
端子に印加し、フラッシュメモリセル３０のセル電流Ｉ
ｃｅｌｌと基準電流Ｉｒｅｆとの比較結果を信号ＳＯＵ
Ｔとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリセ
ルの電荷利得ストレステスト回路及び電荷利得ストレス
テスト方法に関するものである。
ルの電荷利得ストレステスト回路及び電荷利得ストレス
テスト方法に関するものである。
【０００２】
【従来の技術】一般に、不揮発性メモリであるフラッシ
ュメモリセルに不必要な電子がトンネルオキシサイドを
通ってフローティングゲートに流入されたか否かをテス
トする電荷利得ストレステスト方法として、フラッシュ
メモリセルのソース端子及びドレイン端子に接地電圧Ｖ
ＳＳを印加し、ゲート端子には通常の動作電圧よりも高
いストレス電圧を所定時間の間印加する方法を用いてい
る。このとき、ゲート端子に印加されるストレス電圧と
ストレス電圧が印加される時間とは互いに反比例するた
め、前記ストレス電圧が高いときはストレス電圧の印加
時間が短くなるが、反対に、前記ストレス電圧が低いと
きはストレス電圧の印加時間が長くなる。
ュメモリセルに不必要な電子がトンネルオキシサイドを
通ってフローティングゲートに流入されたか否かをテス
トする電荷利得ストレステスト方法として、フラッシュ
メモリセルのソース端子及びドレイン端子に接地電圧Ｖ
ＳＳを印加し、ゲート端子には通常の動作電圧よりも高
いストレス電圧を所定時間の間印加する方法を用いてい
る。このとき、ゲート端子に印加されるストレス電圧と
ストレス電圧が印加される時間とは互いに反比例するた
め、前記ストレス電圧が高いときはストレス電圧の印加
時間が短くなるが、反対に、前記ストレス電圧が低いと
きはストレス電圧の印加時間が長くなる。
【０００３】このような従来のフラッシュメモリの電荷
利得ストレステスト（ＣＧＳＴ：charge gain stress t
est）回路は、図３に示したように、基準電流Ｉｒｅｆ
を発生する基準電流発生部１と、基準電流Ｉｒｅｆとセ
ル電流Ｉｃｅｌｌとを比較して、その比較結果である信
号ＳＯＵＴを出力するセンスアンプ２と、フローティン
グゲートを有し、ソース端子が接地電圧端子に連結され
たフラッシュメモリセル３と、第１制御信号ＲＥＡＤに
より制御されて、前記センスアンプ２または接地電圧端
子を前記フラッシュメモリセル３のドレイン端子に選択
的に連結する第１スイッチＳＷ１と、前記第１制御信号
ＲＥＡＤにより制御されて、ストレス電圧の印加時に使
用するストレス電圧Ｖｐｐｓまたはメモリセルの状態を
リードするときに使用するリード電圧Ｖｐｐｒをゲート
電圧ＶＧとして前記フラッシュメモリセル３のゲート端
子に選択的に印加する第２スイッチＳＷ２と、を備えて
構成されていた。
利得ストレステスト（ＣＧＳＴ：charge gain stress t
est）回路は、図３に示したように、基準電流Ｉｒｅｆ
を発生する基準電流発生部１と、基準電流Ｉｒｅｆとセ
ル電流Ｉｃｅｌｌとを比較して、その比較結果である信
号ＳＯＵＴを出力するセンスアンプ２と、フローティン
グゲートを有し、ソース端子が接地電圧端子に連結され
たフラッシュメモリセル３と、第１制御信号ＲＥＡＤに
より制御されて、前記センスアンプ２または接地電圧端
子を前記フラッシュメモリセル３のドレイン端子に選択
的に連結する第１スイッチＳＷ１と、前記第１制御信号
ＲＥＡＤにより制御されて、ストレス電圧の印加時に使
用するストレス電圧Ｖｐｐｓまたはメモリセルの状態を
リードするときに使用するリード電圧Ｖｐｐｒをゲート
電圧ＶＧとして前記フラッシュメモリセル３のゲート端
子に選択的に印加する第２スイッチＳＷ２と、を備えて
構成されていた。
【０００４】このように構成された従来のフラッシュメ
モリの電荷利得ストレステスト回路の動作を説明すると
以下のようであった。先ず、第１制御信号ＲＥＡＤによ
り、第１スイッチＳＷ１はフラッシュメモリセル３のド
レイン端子をセンスアンプ２に連結し、第２スイッチＳ
Ｗ２は前記フラッシュメモリセル３のゲート端子にリー
ド電圧Ｖｐｐｒを印加する。前記センスアンプ２はフラ
ッシュメモリセル３に流れるセル電流Ｉｃｅｌｌと基準
電流Ｉｒｅｆとを比較して、その比較結果である信号Ｓ
ＯＵＴを出力する。
モリの電荷利得ストレステスト回路の動作を説明すると
以下のようであった。先ず、第１制御信号ＲＥＡＤによ
り、第１スイッチＳＷ１はフラッシュメモリセル３のド
レイン端子をセンスアンプ２に連結し、第２スイッチＳ
Ｗ２は前記フラッシュメモリセル３のゲート端子にリー
ド電圧Ｖｐｐｒを印加する。前記センスアンプ２はフラ
ッシュメモリセル３に流れるセル電流Ｉｃｅｌｌと基準
電流Ｉｒｅｆとを比較して、その比較結果である信号Ｓ
ＯＵＴを出力する。
【０００５】ここで、前記センスアンプ２の出力信号Ｓ
ＯＵＴは、回路の設計状態により、論理レベルは“１”
または“０”になるが、本明細書では、セル電流Ｉｃｅ
ｌｌが基準電流Ｉｒｅｆよりも大きいときの信号ＳＯＵ
Ｔの論理レベルを“１”に定義した回路を用いるものと
する。これにより、図４に示すように、ストレス電圧Ｖ
ｐｐｓの印加前にはセル電流Ｉｃｅｌｌの値Ｉｉｎが基
準電流Ｉｒｅｆより大きくなるので、前記センスアンプ
２の出力信号ＳＯＵＴの論理レベルは“１”になる。
ＯＵＴは、回路の設計状態により、論理レベルは“１”
または“０”になるが、本明細書では、セル電流Ｉｃｅ
ｌｌが基準電流Ｉｒｅｆよりも大きいときの信号ＳＯＵ
Ｔの論理レベルを“１”に定義した回路を用いるものと
する。これにより、図４に示すように、ストレス電圧Ｖ
ｐｐｓの印加前にはセル電流Ｉｃｅｌｌの値Ｉｉｎが基
準電流Ｉｒｅｆより大きくなるので、前記センスアンプ
２の出力信号ＳＯＵＴの論理レベルは“１”になる。
【０００６】次いで、第１制御信号ＲＥＡＤにより制御
されて、第１スイッチＳＷ１はフラッシュメモリセル３
のドレイン端子を接地電圧端子に連結し、第２スイッチ
ＳＷ２はフラッシュメモリセル３のゲート端子にストレ
ス電圧Ｖｐｐｓを印加して所定時間の間ストレス電圧Ｖ
ｐｐｓを与えた後、再び、第１制御信号ＲＥＡＤにより
制御されて、第１スイッチＳＷ１はフラッシュメモリセ
ル３のドレイン端子をセンスアンプ２に連結し、第２ス
イッチＳＷ２はフラッシュメモリセル３のゲート端子に
リード電圧Ｖｐｐｒを印加する。
されて、第１スイッチＳＷ１はフラッシュメモリセル３
のドレイン端子を接地電圧端子に連結し、第２スイッチ
ＳＷ２はフラッシュメモリセル３のゲート端子にストレ
ス電圧Ｖｐｐｓを印加して所定時間の間ストレス電圧Ｖ
ｐｐｓを与えた後、再び、第１制御信号ＲＥＡＤにより
制御されて、第１スイッチＳＷ１はフラッシュメモリセ
ル３のドレイン端子をセンスアンプ２に連結し、第２ス
イッチＳＷ２はフラッシュメモリセル３のゲート端子に
リード電圧Ｖｐｐｒを印加する。
【０００７】このとき、ストレス電圧Ｖｐｐｓによりフ
ラッシュメモリセル３のフローティングゲートに必要以
上の電子が流入された場合は、図４に示すように、セル
電流Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉｒｅｆよりも小
さくなり、センスアンプ２は論理レベルが“０”の信号
ＳＯＵＴを出力する。反対に、ストレス電圧Ｖｐｐｓに
よるフローティングゲートへの電子の流入が少ない場合
は、セル電流Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉｒｅｆ
よりも大きくなり、センスアンプ２は論理レベルが
“１”の信号ＳＯＵＴを出力する。
ラッシュメモリセル３のフローティングゲートに必要以
上の電子が流入された場合は、図４に示すように、セル
電流Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉｒｅｆよりも小
さくなり、センスアンプ２は論理レベルが“０”の信号
ＳＯＵＴを出力する。反対に、ストレス電圧Ｖｐｐｓに
よるフローティングゲートへの電子の流入が少ない場合
は、セル電流Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉｒｅｆ
よりも大きくなり、センスアンプ２は論理レベルが
“１”の信号ＳＯＵＴを出力する。
【０００８】通常は、半導体チップを製造した後、上述
のような電荷利得ストレステストを行い、センスアンプ
２の出力信号ＳＯＵＴの論理レベルが“０”であると、
メモリセルの電気特性は弱い（weak）と判断される。
のような電荷利得ストレステストを行い、センスアンプ
２の出力信号ＳＯＵＴの論理レベルが“０”であると、
メモリセルの電気特性は弱い（weak）と判断される。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来の不揮発性メモリセルでアレイを構成して半導体チッ
プを形成した後に電荷利得ストレステストを行うと、周
辺回路の特性及び素子特性によって印加し得るストレス
電圧の最大値に制限が生じ、テスト時間が長くなるとい
う不都合な点があった。
来の不揮発性メモリセルでアレイを構成して半導体チッ
プを形成した後に電荷利得ストレステストを行うと、周
辺回路の特性及び素子特性によって印加し得るストレス
電圧の最大値に制限が生じ、テスト時間が長くなるとい
う不都合な点があった。
【００１０】具体的には、外部に装備した電荷利得スト
レステスト用装置により、フラッシュメモリセルを直接
にテストするときは、フラッシュメモリセルのゲート端
子、ドレイン端子及びソース端子に印加する電圧の大き
さは考慮しなくても良いが、フラッシュメモリセルでア
レイが構成された半導体チップを製造した後に電荷利得
ストレステストを行うときは、各端子に印加し得る電圧
の大きさは周辺回路の特性及び回路の素子特性により制
限される。即ち、周辺回路及び素子の特性によって、最
大に印加し得るストレス電圧Ｖｐｐｓの大きさが制限さ
れる。従って、ストレス電圧Ｖｐｐｓを印加する時間は
ストレス電圧Ｖｐｐｓと反比例するため、ストレス電圧
Ｖｐｐｓの印加時間を短縮させるには限界がある。
レステスト用装置により、フラッシュメモリセルを直接
にテストするときは、フラッシュメモリセルのゲート端
子、ドレイン端子及びソース端子に印加する電圧の大き
さは考慮しなくても良いが、フラッシュメモリセルでア
レイが構成された半導体チップを製造した後に電荷利得
ストレステストを行うときは、各端子に印加し得る電圧
の大きさは周辺回路の特性及び回路の素子特性により制
限される。即ち、周辺回路及び素子の特性によって、最
大に印加し得るストレス電圧Ｖｐｐｓの大きさが制限さ
れる。従って、ストレス電圧Ｖｐｐｓを印加する時間は
ストレス電圧Ｖｐｐｓと反比例するため、ストレス電圧
Ｖｐｐｓの印加時間を短縮させるには限界がある。
【００１１】また、ストレス電圧Ｖｐｐｓは通常の動作
電圧よりも相当高いため、周辺回路に甚だしい負担を与
えるという不都合な点があった。本発明は、このような
従来の問題点に鑑みてなされたもので、周辺回路に負担
を与えないようにストレス電圧値を調節して、テスト時
間を最適化し得る不揮発性メモリの電荷利得ストレステ
スト回路及び電荷利得ストレステスト方法を提供するこ
とを目的とする。
電圧よりも相当高いため、周辺回路に甚だしい負担を与
えるという不都合な点があった。本発明は、このような
従来の問題点に鑑みてなされたもので、周辺回路に負担
を与えないようにストレス電圧値を調節して、テスト時
間を最適化し得る不揮発性メモリの電荷利得ストレステ
スト回路及び電荷利得ストレステスト方法を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載の不揮発性メモリセル
の電荷利得ストレステスト回路は、基準電流を発生する
基準電流発生部と、前記基準電流と不揮発性メモリセル
のセル電流とを比較して、比較結果を出力するセンスア
ンプと、を包含し、前記不揮発性メモリセルにストレス
電圧を印加して前記不揮発性メモリセルの電気特性を判
別する不揮発性メモリセルの電荷利得ストレステスト回
路において、第１制御信号により制御され、リード動作
時には前記不揮発性メモリセルのドレイン端子に前記セ
ンスアンプを連結し、消去動作時には前記不揮発性メモ
リセルのドレイン端子をフローティングし、テスト動作
時には前記不揮発性メモリセルのドレイン端子に接地電
圧端子を連結する第１スイッチと、前記第１制御信号及
び第２制御信号により制御され、リード動作時には前記
不揮発性メモリセルのゲート端子に接地電圧を印加し、
消去動作時には前記不揮発性メモリセルのゲート端子に
前記不揮発性メモリセルのデータを消去するための第１
消去電圧を印加し、テスト動作時には前記不揮発性メモ
リセルのゲート端子にストレス電圧を印加する第２スイ
ッチと、第２制御信号により制御され、リード動作時及
びテスト動作時には前記不揮発性メモリセルのソース端
子に接地電圧を印加し、消去動作時には前記不揮発性メ
モリセルのソース端子に前記第１消去電圧よりも高い第
２消去電圧を印加する第３スイッチと、を包含して構成
される。
るため、本発明の請求項１に記載の不揮発性メモリセル
の電荷利得ストレステスト回路は、基準電流を発生する
基準電流発生部と、前記基準電流と不揮発性メモリセル
のセル電流とを比較して、比較結果を出力するセンスア
ンプと、を包含し、前記不揮発性メモリセルにストレス
電圧を印加して前記不揮発性メモリセルの電気特性を判
別する不揮発性メモリセルの電荷利得ストレステスト回
路において、第１制御信号により制御され、リード動作
時には前記不揮発性メモリセルのドレイン端子に前記セ
ンスアンプを連結し、消去動作時には前記不揮発性メモ
リセルのドレイン端子をフローティングし、テスト動作
時には前記不揮発性メモリセルのドレイン端子に接地電
圧端子を連結する第１スイッチと、前記第１制御信号及
び第２制御信号により制御され、リード動作時には前記
不揮発性メモリセルのゲート端子に接地電圧を印加し、
消去動作時には前記不揮発性メモリセルのゲート端子に
前記不揮発性メモリセルのデータを消去するための第１
消去電圧を印加し、テスト動作時には前記不揮発性メモ
リセルのゲート端子にストレス電圧を印加する第２スイ
ッチと、第２制御信号により制御され、リード動作時及
びテスト動作時には前記不揮発性メモリセルのソース端
子に接地電圧を印加し、消去動作時には前記不揮発性メ
モリセルのソース端子に前記第１消去電圧よりも高い第
２消去電圧を印加する第３スイッチと、を包含して構成
される。
【００１３】また、本発明の請求項２に記載の不揮発性
メモリセルの電荷利得ストレステスト方法は、不揮発性
メモリセルのゲート端子に印加するストレス電圧の最大
値に応じた基準電流値を設定する第１段階と、前記不揮
発性メモリセルのセル電流値が基準電流値より高くなる
まで消去動作及びリード動作を反復する第２段階と、前
記不揮発性メモリセルのセル電流値が基準電流値より高
くなった後、前記不揮発性メモリセルのゲート端子にス
トレス電圧を所定時間の間印加する第３段階と、前記不
揮発性メモリセルのセル電流値と前記基準電流値とを比
較し、該比較結果を出力する第４段階と、を順次行う。
メモリセルの電荷利得ストレステスト方法は、不揮発性
メモリセルのゲート端子に印加するストレス電圧の最大
値に応じた基準電流値を設定する第１段階と、前記不揮
発性メモリセルのセル電流値が基準電流値より高くなる
まで消去動作及びリード動作を反復する第２段階と、前
記不揮発性メモリセルのセル電流値が基準電流値より高
くなった後、前記不揮発性メモリセルのゲート端子にス
トレス電圧を所定時間の間印加する第３段階と、前記不
揮発性メモリセルのセル電流値と前記基準電流値とを比
較し、該比較結果を出力する第４段階と、を順次行う。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本実施形態に係る不揮発性
メモリの電荷利得ストレステスト回路は、図１に示した
ように、基準電流Ｉｒｅｆを発生する基準電流発生部１
０と、フローティングゲートを有する不揮発性メモリセ
ルであるフラッシュメモリセル３０と、前記基準電流Ｉ
ｒｅｆとフラッシュメモリセル３０のセル電流Ｉｃｅｌ
ｌとを比較して、その比較結果である信号ＳＯＵＴを出
力するセンスアンプ２０と、第１制御信号ＲＥＡＤによ
り制御され、リード動作時にはフラッシュメモリセル３
０のドレイン端子に前記センスアンプ２０を連結し、消
去動作時にはフラッシュメモリセル３０のドレイン端子
をフローティングし、テスト動作時には接地電圧端子を
フラッシュメモリセル３０のドレイン端子に連結する第
１スイッチＳＷ１１と、前記第１制御信号ＲＥＡＤ及び
第２制御信号ＥＲＡＳＥにより制御されて、リード動作
時には接地電圧ＶＳＳをフラッシュメモリセル３０のゲ
ート端子に印加し、消去動作時にはフラッシュメモリセ
ル３０のデータを消去するための第１消去電圧Ｖｐｐｅ
をフラッシュメモリセル３０のゲート端子に印加し、テ
スト動作時にはフラッシュメモリセル３０のゲート端子
にストレス電圧Ｖｐｐｓを印加する第２スイッチＳＷ１
２と、前記第２制御信号ＥＲＡＳＥにより制御され、リ
ード動作時及びテスト動作時には接地電圧ＶＳＳをフラ
ッシュメモリセル３０のソース端子に印加し、消去動作
時には前記第１消去電圧Ｖｐｐｅよりも高いフラッシュ
メモリセル３０のデータを消去するための第２消去電圧
Ｖｅｒをフラッシュメモリセル３０のソース端子に印加
する第３スイッチＳＷ１３と、を包含して構成されてい
る。
し、図面を用いて説明する。本実施形態に係る不揮発性
メモリの電荷利得ストレステスト回路は、図１に示した
ように、基準電流Ｉｒｅｆを発生する基準電流発生部１
０と、フローティングゲートを有する不揮発性メモリセ
ルであるフラッシュメモリセル３０と、前記基準電流Ｉ
ｒｅｆとフラッシュメモリセル３０のセル電流Ｉｃｅｌ
ｌとを比較して、その比較結果である信号ＳＯＵＴを出
力するセンスアンプ２０と、第１制御信号ＲＥＡＤによ
り制御され、リード動作時にはフラッシュメモリセル３
０のドレイン端子に前記センスアンプ２０を連結し、消
去動作時にはフラッシュメモリセル３０のドレイン端子
をフローティングし、テスト動作時には接地電圧端子を
フラッシュメモリセル３０のドレイン端子に連結する第
１スイッチＳＷ１１と、前記第１制御信号ＲＥＡＤ及び
第２制御信号ＥＲＡＳＥにより制御されて、リード動作
時には接地電圧ＶＳＳをフラッシュメモリセル３０のゲ
ート端子に印加し、消去動作時にはフラッシュメモリセ
ル３０のデータを消去するための第１消去電圧Ｖｐｐｅ
をフラッシュメモリセル３０のゲート端子に印加し、テ
スト動作時にはフラッシュメモリセル３０のゲート端子
にストレス電圧Ｖｐｐｓを印加する第２スイッチＳＷ１
２と、前記第２制御信号ＥＲＡＳＥにより制御され、リ
ード動作時及びテスト動作時には接地電圧ＶＳＳをフラ
ッシュメモリセル３０のソース端子に印加し、消去動作
時には前記第１消去電圧Ｖｐｐｅよりも高いフラッシュ
メモリセル３０のデータを消去するための第２消去電圧
Ｖｅｒをフラッシュメモリセル３０のソース端子に印加
する第３スイッチＳＷ１３と、を包含して構成されてい
る。
【００１５】前記第１消去電圧Ｖｐｐｅは、接地電圧Ｖ
ＳＳまたは負の電圧を有し、前記第２消去電圧Ｖｅｒ
は、前記第１消去電圧Ｖｐｐｅが接地電圧ＶＳＳである
ときは正の電圧を有するが、前記第１消去電圧Ｖｐｐｅ
が負の電圧であるときは接地電圧ＶＳＳまたは正の電圧
を有する。
ＳＳまたは負の電圧を有し、前記第２消去電圧Ｖｅｒ
は、前記第１消去電圧Ｖｐｐｅが接地電圧ＶＳＳである
ときは正の電圧を有するが、前記第１消去電圧Ｖｐｐｅ
が負の電圧であるときは接地電圧ＶＳＳまたは正の電圧
を有する。
【００１６】以下、このように構成された本実施形態に
係る不揮発性メモリの電荷利得ストレステスト回路の動
作及び電荷利得ストレステスト方法を説明する。先ず、
リード動作時には、第１制御信号ＲＥＡＤにより、第１
スイッチＳＷ１１はフラッシュメモリセル３０のドレイ
ン端子をセンスアンプ２０に連結し、第１制御信号ＲＥ
ＡＤ及び第２制御信号ＥＲＡＳＥにより、第２スイッチ
ＳＷ１２は前記フラッシュメモリセル３０のゲート端子
に接地電圧ＶＳＳをゲート電圧ＶＧとして印加し、第２
制御信号ＥＲＡＳＥにより、第３スイッチＳＷ１３は前
記フラッシュメモリセル３０のソース端子を接地電圧端
子に連結する。前記センスアンプ２０は基準電流Ｉｒｅ
ｆとセル電流Ｉｃｅｌｌとを比較して、その比較結果で
ある信号ＳＯＵＴを出力する。
係る不揮発性メモリの電荷利得ストレステスト回路の動
作及び電荷利得ストレステスト方法を説明する。先ず、
リード動作時には、第１制御信号ＲＥＡＤにより、第１
スイッチＳＷ１１はフラッシュメモリセル３０のドレイ
ン端子をセンスアンプ２０に連結し、第１制御信号ＲＥ
ＡＤ及び第２制御信号ＥＲＡＳＥにより、第２スイッチ
ＳＷ１２は前記フラッシュメモリセル３０のゲート端子
に接地電圧ＶＳＳをゲート電圧ＶＧとして印加し、第２
制御信号ＥＲＡＳＥにより、第３スイッチＳＷ１３は前
記フラッシュメモリセル３０のソース端子を接地電圧端
子に連結する。前記センスアンプ２０は基準電流Ｉｒｅ
ｆとセル電流Ｉｃｅｌｌとを比較して、その比較結果で
ある信号ＳＯＵＴを出力する。
【００１７】前記センスアンプ２０の出力信号ＳＯＵＴ
は、回路の設計状態により、論理レベルは“１”または
“０”になる。本明細書では、セル電流Ｉｃｅｌｌが基
準電流Ｉｒｅｆよりも大きいときには、信号ＳＯＵＴの
論理レベルが“１”になるように設計した回路を用い
る。前記フラッシュメモリセル３０の初期のしきい値電
圧が接地電圧ＶＳＳよりも大きいと、セル電流Ｉｃｅｌ
ｌは基準電流Ｉｒｅｆよりも小さくなり、前記センスア
ンプ２０の出力信号ＳＯＵＴの論理レベルは“０”にな
る。
は、回路の設計状態により、論理レベルは“１”または
“０”になる。本明細書では、セル電流Ｉｃｅｌｌが基
準電流Ｉｒｅｆよりも大きいときには、信号ＳＯＵＴの
論理レベルが“１”になるように設計した回路を用い
る。前記フラッシュメモリセル３０の初期のしきい値電
圧が接地電圧ＶＳＳよりも大きいと、セル電流Ｉｃｅｌ
ｌは基準電流Ｉｒｅｆよりも小さくなり、前記センスア
ンプ２０の出力信号ＳＯＵＴの論理レベルは“０”にな
る。
【００１８】基準電流Ｉｒｅｆは従来技術の基準電流よ
りも高く設定され、第１制御信号ＲＥＡＤ及び第２制御
信号ＥＲＡＳＥにより第２スイッチＳＷ１２は第１消去
電圧Ｖｐｐｅをゲート電圧ＶＧとしてフラッシュメモリ
セル３０のゲート端子に印加し、第２制御信号ＥＲＡＳ
Ｅにより第３スイッチＳＷ１３は第２消去電圧Ｖｅｒを
フラッシュメモリセル３０のソース端子に印加し、第１
制御信号ＲＥＡＤにより第１スイッチＳＷ１１はドレイ
ン端子をフローティング（Floating）して、フラッシュ
メモリセル３０のデータを消去する。
りも高く設定され、第１制御信号ＲＥＡＤ及び第２制御
信号ＥＲＡＳＥにより第２スイッチＳＷ１２は第１消去
電圧Ｖｐｐｅをゲート電圧ＶＧとしてフラッシュメモリ
セル３０のゲート端子に印加し、第２制御信号ＥＲＡＳ
Ｅにより第３スイッチＳＷ１３は第２消去電圧Ｖｅｒを
フラッシュメモリセル３０のソース端子に印加し、第１
制御信号ＲＥＡＤにより第１スイッチＳＷ１１はドレイ
ン端子をフローティング（Floating）して、フラッシュ
メモリセル３０のデータを消去する。
【００１９】即ち、図２に示すように、フラッシュメモ
リセル３０に流れるセル電流Ｉｃｅｌｌの値Ｉｅｒが基
準電流Ｉｒｅｆよりも高くなるまで、即ち、センスアン
プ２０の出力信号ＳＯＵＴの論理レベルが“１”になる
まで、消去動作及びリード動作が反復して行われる。
リセル３０に流れるセル電流Ｉｃｅｌｌの値Ｉｅｒが基
準電流Ｉｒｅｆよりも高くなるまで、即ち、センスアン
プ２０の出力信号ＳＯＵＴの論理レベルが“１”になる
まで、消去動作及びリード動作が反復して行われる。
【００２０】この後、第１制御信号ＲＥＡＤ及び第２制
御信号ＥＲＡＳＥにより制御されて、第１スイッチＳＷ
１１はフラッシュメモリセル３０のドレイン端子を接地
電圧端子に連結し、第３スイッチＳＷ１３はフラッシュ
メモリセル３０のソース端子を接地電圧端子に連結し、
第２スイッチＳＷ１２はフラッシュメモリセル３０のゲ
ート端子にストレス電圧Ｖｐｐｓを印加して所定時間の
間ストレス電圧Ｖｐｐｓを与える。そして、再び、第１
制御信号ＲＥＡＤにより、第１スイッチＳＷ１１はフラ
ッシュメモリセル３０のドレイン端子をセンスアンプ２
０に連結し、第２スイッチＳＷ１２はフラッシュメモリ
セル３０のゲート端子に接地電圧ＶＳＳを印加する。
御信号ＥＲＡＳＥにより制御されて、第１スイッチＳＷ
１１はフラッシュメモリセル３０のドレイン端子を接地
電圧端子に連結し、第３スイッチＳＷ１３はフラッシュ
メモリセル３０のソース端子を接地電圧端子に連結し、
第２スイッチＳＷ１２はフラッシュメモリセル３０のゲ
ート端子にストレス電圧Ｖｐｐｓを印加して所定時間の
間ストレス電圧Ｖｐｐｓを与える。そして、再び、第１
制御信号ＲＥＡＤにより、第１スイッチＳＷ１１はフラ
ッシュメモリセル３０のドレイン端子をセンスアンプ２
０に連結し、第２スイッチＳＷ１２はフラッシュメモリ
セル３０のゲート端子に接地電圧ＶＳＳを印加する。
【００２１】このとき、フラッシュメモリセル３０のフ
ローティングゲートに必要以上の電子が流入された場合
は、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも小さ
くなり、センスアンプ２０は論理レベルが“０”の信号
ＳＯＵＴを出力するが、反対に、フローティングゲート
への電子の流入が少ない場合は、セル電流Ｉｃｅｌｌが
基準電流Ｉｒｅｆよりも大きくなり、センスアンプ２０
は論理レベルが“１”の信号ＳＯＵＴを出力する。
ローティングゲートに必要以上の電子が流入された場合
は、セル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも小さ
くなり、センスアンプ２０は論理レベルが“０”の信号
ＳＯＵＴを出力するが、反対に、フローティングゲート
への電子の流入が少ない場合は、セル電流Ｉｃｅｌｌが
基準電流Ｉｒｅｆよりも大きくなり、センスアンプ２０
は論理レベルが“１”の信号ＳＯＵＴを出力する。
【００２２】図２に示した基準電流Ｉｒｅｆの大きさ
は、ストレス電圧Ｖｐｐｓの最大値をどの程度にするか
により決定される。結果的に、図２に示したようなスト
レス電圧Ｖｐｐｓが所定時間の間印加された後、センス
アンプ２０によりフラッシュメモリセル３０の電気特性
が評価される。
は、ストレス電圧Ｖｐｐｓの最大値をどの程度にするか
により決定される。結果的に、図２に示したようなスト
レス電圧Ｖｐｐｓが所定時間の間印加された後、センス
アンプ２０によりフラッシュメモリセル３０の電気特性
が評価される。
【００２３】フラッシュメモリセル３のフローティング
ゲートに必要以上の電子が流入された場合は、図２に示
すように、セル電流Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉ
ｒｅｆよりも小さくなり、センスアンプ２は論理レベル
が“０”の信号ＳＯＵＴを出力する。反対に、フローテ
ィングゲートへの電子の流入が少ない場合は、セル電流
Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉｒｅｆよりも大きく
なり、センスアンプ２は論理レベルが“１”の信号ＳＯ
ＵＴを出力する。
ゲートに必要以上の電子が流入された場合は、図２に示
すように、セル電流Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉ
ｒｅｆよりも小さくなり、センスアンプ２は論理レベル
が“０”の信号ＳＯＵＴを出力する。反対に、フローテ
ィングゲートへの電子の流入が少ない場合は、セル電流
Ｉｃｅｌｌの値Ｉｓｔが基準電流Ｉｒｅｆよりも大きく
なり、センスアンプ２は論理レベルが“１”の信号ＳＯ
ＵＴを出力する。
【００２４】このような本実施形態に係るフラッシュメ
モリセルの電荷利得ストレステスト回路では、フラッシ
ュメモリセル３０を過消去（over erase）して、フロー
ティングゲートにプラス（＋）電荷を誘起させるように
なっており、該フローティングゲートの電荷により、外
部から印加するストレス電圧Ｖｐｐｓの値が、従来より
も低くなる。即ち、電荷利得ストレステストに必要なフ
ローティングゲートの電位とソース／ドレイン間の電位
との差である電圧を、従来は外部からストレス電圧Ｖｐ
ｐｓを印加して発生させたが、本実施形態ではフローテ
ィングゲートの内部で所定電圧を発生させ、不足分だけ
を外部から印加するようになっているため、外部から印
加するストレス電圧Ｖｐｐｓの値を従来よりも非常に低
くすることができる。
モリセルの電荷利得ストレステスト回路では、フラッシ
ュメモリセル３０を過消去（over erase）して、フロー
ティングゲートにプラス（＋）電荷を誘起させるように
なっており、該フローティングゲートの電荷により、外
部から印加するストレス電圧Ｖｐｐｓの値が、従来より
も低くなる。即ち、電荷利得ストレステストに必要なフ
ローティングゲートの電位とソース／ドレイン間の電位
との差である電圧を、従来は外部からストレス電圧Ｖｐ
ｐｓを印加して発生させたが、本実施形態ではフローテ
ィングゲートの内部で所定電圧を発生させ、不足分だけ
を外部から印加するようになっているため、外部から印
加するストレス電圧Ｖｐｐｓの値を従来よりも非常に低
くすることができる。
【００２５】尚、本発明は、不揮発性メモリの一例とし
てフラッシュメモリを用いる場合を説明したが、これに
限定されるものではない。
てフラッシュメモリを用いる場合を説明したが、これに
限定されるものではない。
【００２６】
【発明の効果】以上説明したように、本発明に係る不揮
発性メモリの電荷利得ストレステスト回路及び電荷利得
ストレステスト方法においては、ストレス電圧の最大値
を調節することができるため、周辺回路に負担を与える
ことがなく、かつ、電荷利得ストレステスト時間を最適
化し得るという効果がある。
発性メモリの電荷利得ストレステスト回路及び電荷利得
ストレステスト方法においては、ストレス電圧の最大値
を調節することができるため、周辺回路に負担を与える
ことがなく、かつ、電荷利得ストレステスト時間を最適
化し得るという効果がある。
【図１】本発明に係る不揮発性メモリの電荷利得ストレ
ステスト回路の一実施形態を示したブロック図である。
ステスト回路の一実施形態を示したブロック図である。
【図２】図１のフラッシュメモリセルの特性を示したグ
ラフである。
ラフである。
【図３】従来の不揮発性メモリの電荷利得ストレステス
ト回路を示したブロック図である。
ト回路を示したブロック図である。
【図４】図３のフラッシュメモリセルの特性を示したグ
ラフである。
ラフである。
１０：基準電流発生部 ２０：センスアンプ ３０：フラッシュメモリセル ＳＷ１１：第１スイッチ ＳＷ１２：第２スイッチ ＳＷ１３：第３スイッチ
Claims (2)
- 【請求項１】基準電流を発生する基準電流発生部と、 前記基準電流と不揮発性メモリセルのセル電流とを比較
して、比較結果を出力するセンスアンプと、 を包含し、前記不揮発性メモリセルにストレス電圧を印
加して前記不揮発性メモリセルの電気特性を判別する不
揮発性メモリセルの電荷利得ストレステスト回路におい
て、 第１制御信号により制御され、リード動作時には前記不
揮発性メモリセルのドレイン端子に前記センスアンプを
連結し、消去動作時には前記不揮発性メモリセルのドレ
イン端子をフローティングし、テスト動作時には前記不
揮発性メモリセルのドレイン端子に接地電圧端子を連結
する第１スイッチと、 前記第１制御信号及び第２制御信号により制御され、リ
ード動作時には前記不揮発性メモリセルのゲート端子に
接地電圧を印加し、消去動作時には前記不揮発性メモリ
セルのゲート端子に前記不揮発性メモリセルのデータを
消去するための第１消去電圧を印加し、テスト動作時に
は前記不揮発性メモリセルのゲート端子にストレス電圧
を印加する第２スイッチと、 第２制御信号により制御され、リード動作時及びテスト
動作時には前記不揮発性メモリセルのソース端子に接地
電圧を印加し、消去動作時には前記不揮発性メモリセル
のソース端子に前記第１消去電圧よりも高い第２消去電
圧を印加する第３スイッチと、を包含して構成されたこ
とを特徴とする不揮発性メモリの電荷利得ストレステス
ト回路。 - 【請求項２】不揮発性メモリセルのゲート端子に印加す
るストレス電圧の最大値に応じた基準電流値を設定する
第１段階と、 前記不揮発性メモリセルのセル電流値が基準電流値より
高くなるまで消去動作及びリード動作を反復する第２段
階と、 前記不揮発性メモリセルのセル電流値が基準電流値より
高くなった後、前記不揮発性メモリセルのゲート端子に
ストレス電圧を所定時間の間印加する第３段階と、 前記不揮発性メモリセルのセル電流値と前記基準電流値
とを比較し、該比較結果を出力する第４段階と、を順次
行うことを特徴とする不揮発性メモリの電荷利得ストレ
ステスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR55124/1998 | 1998-12-15 | ||
| KR1019980055124A KR100283909B1 (ko) | 1998-12-15 | 1998-12-15 | 비휘발성 메모리의 전하 이득 스트레스 테스트 회로 및 그 테스트 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000182400A true JP2000182400A (ja) | 2000-06-30 |
Family
ID=19562938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11348838A Pending JP2000182400A (ja) | 1998-12-15 | 1999-12-08 | 不揮発性メモリの電荷利得ストレステスト回路及び電荷利得ストレステスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6323671B1 (ja) |
| JP (1) | JP2000182400A (ja) |
| KR (1) | KR100283909B1 (ja) |
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| US6531887B2 (en) | 2001-06-01 | 2003-03-11 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell |
| US6545504B2 (en) * | 2001-06-01 | 2003-04-08 | Macronix International Co., Ltd. | Four state programmable interconnect device for bus line and I/O pad |
| US6950356B2 (en) * | 2002-02-26 | 2005-09-27 | Koninklijke Philips Electronics N.V. | Non-volatile memory test structure and method |
| US20050102573A1 (en) * | 2003-11-03 | 2005-05-12 | Macronix International Co., Ltd. | In-circuit configuration architecture for embedded configurable logic array |
| US20050097499A1 (en) * | 2003-11-03 | 2005-05-05 | Macronix International Co., Ltd. | In-circuit configuration architecture with non-volatile configuration store for embedded configurable logic array |
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| KR100934793B1 (ko) * | 2007-12-24 | 2009-12-31 | 주식회사 동부하이텍 | 반도체 소자 테스트 방법 및 그 장치, 적정 스트레스 전압검출 방법 |
| US8125835B2 (en) * | 2008-09-22 | 2012-02-28 | Cypress Semiconductor Corporation | Memory architecture having two independently controlled voltage pumps |
| KR101105434B1 (ko) * | 2009-03-02 | 2012-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전류 감지 특성 평가 장치 및 방법 |
| US9646705B2 (en) | 2013-06-12 | 2017-05-09 | Samsung Electronics Co., Ltd. | Memory systems including nonvolatile memory devices and dynamic access methods thereof |
| CN114582412A (zh) * | 2022-03-02 | 2022-06-03 | 长鑫存储技术有限公司 | 存储芯片的测试方法、装置、存储介质与电子设备 |
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|---|---|---|---|---|
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| KR100192430B1 (ko) * | 1995-08-21 | 1999-06-15 | 구본준 | 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법 |
-
1998
- 1998-12-15 KR KR1019980055124A patent/KR100283909B1/ko not_active IP Right Cessation
-
1999
- 1999-04-15 US US09/291,309 patent/US6323671B1/en not_active Expired - Lifetime
- 1999-12-08 JP JP11348838A patent/JP2000182400A/ja active Pending
-
2001
- 2001-10-10 US US09/973,087 patent/US6480018B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100283909B1 (ko) | 2001-03-02 |
| US6323671B1 (en) | 2001-11-27 |
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| US20020063571A1 (en) | 2002-05-30 |
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