JPH10510658A - アナログおよびデジタル記憶用の電気的に書換え可能な不揮発性半導体メモリ - Google Patents
アナログおよびデジタル記憶用の電気的に書換え可能な不揮発性半導体メモリInfo
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.れぞれのアナログ電圧を記憶しかつフローティング・ゲート上の電荷に応じ て消去されるフローティング・ゲート記憶セルのアレイと、 電子のファウラー−ノルドハイム・トンネル効果を使用してアレイの記憶セル を消去する回路と、 各記憶セル内に記憶された電圧を読み出す回路と、 それぞれのアナログ電圧を読み出すように熱電子注入を使用して各記憶セルを プログラミングする回路とを含むアナログ電圧記憶装置。 2.フローティング・ゲート記憶セルのアレイが、それぞれゲート、フローティ ング・ゲート、および間にチャネルを形成しているソースとドレインを有し、フ ローティング・ゲートがチャネルの一部とドレインの一部とを覆い、プログラミ ング中にチャネルに沿って急激な電圧の変化をもたらすフローティング・ゲート 記憶セルのアレイを含むことを特徴とする請求項1に記載のアナログ電圧記憶装 置。 3.それぞれのアナログ電圧を読み出すように熱電子注入を使用して各記憶セル をプログラミングする回路が、読出し動作がそれぞれのアナログ電圧に実質上等 しい電圧を読み出すまで各記憶セルを漸増的にプログラミングする複数のプログ ラム/読出し/比較サイクルを実行する回路を含むことを特徴とする請求項1に 記載のアナログ電圧記憶装置。 4.熱電子注入を使用して各記憶セルをプログラミングする回路が、複数のプロ グラム/読出し/比較サイクルの各プログラム動作ごとに、次のプログラム/読 出し/比較サイクルの次の読出し動作の前に、所定数までのプログラミング・パ ルスを各記憶セルに与える回路を含み、かつプログラム/読出し/比較サイクル の各比較動作を行う回路が、それぞれのセルの行うべき残りのセル・プログラミ ングの量に応じて、もしあれば、次の所定の複数のプログラミング・パルスのう ちのどのくらいの数をプログラム/読出し/比較サイクルの次のプログラム動作 時に使用するかを決定する回路を含む請求項3に記載のアナログ電圧記憶装置。 5.各記憶セルをプログラミングする回路に結合され、デジタル・アナログ変換 器に与えられるマルチビット・デジタル信号に応答して、離散的アナログ電圧を 各記憶セルをプログラミングする回路に与えるデジタル・アナログ変換器、およ び各記憶セル内に記憶された電圧を読み出す回路に結合され、各記憶セルから読 み出されたアナログ信号レベルをそれぞれのマルチビット・デジタル信号に変換 するアナログ・デジタル変換器をさらに有する請求項1に記載のアナログ電圧記 憶装置。 6.フローティング・ゲート記憶セルのアレイが、記憶セルの複数の行および列 を有するフローティング・ゲート記憶セルのアレイであり、各記憶セルが、ゲー ト、フローティング・ゲート、および間にチャネルを形成しているソースとドレ インを有し、記憶セルの行の隣接する対内のすべての記憶セルのドレインが共通 のドレイン線に結合され、各セルが1つまたは複数の一連のプログラミング・パ ルスによって漸進的にプログラミングされ、前記各プログラミング・パルスは所 定の電流および持続時間の電流パルスを含む請求項3に記載のアナログ電圧記憶 装置。 7.記憶セルの行内の複数のフローティング・ゲート記憶セルが、同時に開始さ れた並列プログラム/読出し/比較サイクル中にプログラミングされ、各フロー ティング・ゲート記憶セルごとのプログラミング・パルスが、そのセルの読出し 動作がそれぞれのアナログ電圧に実質上等しい電圧を読み出した後で共通のドレ イン線に結合され、それによりさらにプログラミングを必要とするプログラミン グ中の複数のフローティング・ゲート記憶セルの数と無関係に、ドレイン線中の 電流が実質上一定のままである請求項6に記載のアナログ電圧記憶装置。 8.さらにアレイ内の異なる位置において複数の共通のドレイン線を互いに接続 する複数の金属導体を有する請求項7に記載のアナログ電圧記憶装置。 9.それぞれのアナログ電圧を記憶し、かつそのフローティング・ゲート上の電 荷に応じて消去されるフローティング・ゲート記憶セルのアレイと、 電子のファウラー−ノルドハイム・トンネルを使用してアレイの記憶セルを消 去する回路と、 それぞれのアナログ電圧を読み出すように、フローティング・ゲートに熱電子 注入を与えるために各記憶セルを通る電流のパルスを使用して各記憶セルをプロ グラミングする回路と、 各記憶セル内に記憶された電圧を読み出すソース・フォロワとして各アナログ 電圧記憶セルを接続する回路と を含み、プログラミング中のフローティング・ゲートの電圧の変化が読出し動作 中の記憶セルのソースの変化として直接現れるアナログ電圧記憶装置。 10.アナログ電圧を記憶し、かつそのフローティング・ゲートの電荷に応じて 消去されるフローティング・ゲート記憶セルのアレイと、 電子のファウラー−ノルドハイム・トンネルを使用して記憶セルを消去する回 路と、 記憶セル内に記憶された電圧を読み出す回路と、 それぞれのアナログ電圧を読み出すように、フローティング・ゲートに熱電子 注入を与えるために各記憶セルを通る所定の電流のパルスを使用して記憶セルを プログラミングする回路と を含むアナログ電圧記憶装置。 11.(a)プログラム/読出し/比較サイクルの各比較動作ごとに、読出し動 作がそれぞれのアナログ電圧に実質上等しい電圧を読み出すまで、行うべき残り のプログラミングの量を推定するステップと、 (b)ステップ(a)の比較動作の後のプログラム動作ごとに、ステップ(a) において決定された行うべき残りのプログラミングの量に応答して、多数のプロ グラム・パルスによって記憶セルを漸増的にプログラミングするステップとを含 み、 読出し動作が所定のアナログ電圧に実質上等しい電圧を読み出すまで、記憶セ ルをプログラム・パルスによって漸増的にプログラミングする複数のプログラム /読出し/比較動作を実行することによってアナログ電圧記憶セル内に所定のア ナログ電圧をプログラミングする方法。 12.プログラム/読出し/比較サイクルの各比較動作ごとに、読出し動作がそ れぞれのアナログ電圧に実質上等しい電圧を読み出すまで、行うべき残りのプロ グラミングの量を推定する回路と、 行うべき残りのプログラミングの量に応答して、多数のプログラム・パルスに よって記憶セルを漸増的にプログラミングする回路と を含み、 読出し動作が所定のアナログ電圧に実質上等しい電圧を読み出すまで、記憶セ ルをプログラム・パルスによって漸増的にプログラミングする複数のプログラム /読出し/比較動作を実行することによってアナログ電圧記憶セル内に所定のア ナログ電圧をプログラミングする装置。 13.アナログ電圧記憶セルの製造時に、プログラミング中のドレイン上の電圧 増分と、次のプログラミング・サイクル中に使用すべきグループ内のプログラム ・パルスの数をセットする読出し中の読出し電圧に付加される信号との間の対応 の確度を調整するプログラミング回路をさらに含むことを特徴とする請求項12 に記載の装置。 14.複数の行および列内に配置され、アレイの各フローティング・ゲート記憶 セルがゲート、フローティング・ゲート、ソースおよびドレインを含み、前記複 数の行の隣接する対内のフローティング・ゲート記憶セルの各ドレインが共通の ドレイン線に結合されたフローティング・ゲート記憶セルのアレイと、 前記少なくとも1つのフローティング・ゲート記憶セルの前記ドレインに第1 のランプ電圧レベルを有する第1の複数のパルスを印加することによって前記隣 接する対の第1の行の第1のフローティング・ゲート記憶セルをプログラミング し、かつ第2のフローティング・ゲート記憶セルの前記ドレインに前記第1のラ ンプ電圧レベルと異なる第2のランプ電圧レベルを有する第2の複数のパルスを 印加することによって前記隣接する対の第2の行の第2のフローティング・ゲー ト記憶セルをプログラミングする回路と を含む記憶装置。 15.前記第1の複数のパルスと前記第2の複数のパルスの前記電圧レベルが互 いに無関係に調整できる請求項14に記載の記憶装置。 16.前記回路が、熱電子を使用して、前記第1のフローティング・ゲート記憶 セルと前記第2のフローティング・ゲート記憶セルに共通な前記ソースに、約1 マイクロアンペアの負荷電流を加える請求項14に記載の記憶装置。 17.複数の行および列内に配置され、アレイの各フローティング・ゲート記憶 セルがゲート、絶縁層によって前記ゲートから分離されたフローティング・ゲー ト、ソースおよびドレインを含み、前記複数の行の隣接する対内のフローティン グ・ゲート記憶セルの各ドレインが共通のドレイン線に結合されたフローティン グ・ゲート記憶セルのアレイと、 各プログラミング・パルスごとに熱電子を使用して、前記少なくとも1つのフ ローティング・ゲート記憶セルの前記ソースに制限された負荷電流を所定の期間 加えて、各プログラミング・パルスごとに前記少なくとも1つのフローティング ・ゲート記憶セルの増大するしきい値電圧変化をもたらす一連のプログラミング ・パルスを使用して前記アレイの少なくとも1つのフローティング・ゲート記憶 セルをプログラミングする回路と を含む記憶装置。
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