JPH10510658A - アナログおよびデジタル記憶用の電気的に書換え可能な不揮発性半導体メモリ - Google Patents

アナログおよびデジタル記憶用の電気的に書換え可能な不揮発性半導体メモリ

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JPH10510658A JP9507740A JP50774097A JPH10510658A JP H10510658 A JPH10510658 A JP H10510658A JP 9507740 A JP9507740 A JP 9507740A JP 50774097 A JP50774097 A JP 50774097A JP H10510658 A JPH10510658 A JP H10510658A
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Abstract

(57)【要約】 不揮発性メモリ・アレイ内でアナログ記憶を達成する方法および装置。アレイは、消去にはファウラー−ノルドハイム・トンネル効果を利用し、プログラミングには熱電子注入を利用するメモリ・セルから構成される。セルへの書込みは、初期消去の後、セルがその間小さい増分でプログラミングされているプログラム動作の制御されたシーケンスによって実施される。記憶された電圧は、各プログラム・ステップの後で読み出され、セルから読み出された電圧が所望のアナログ・レベルに等しくなるかまたはちょうど越えたとき、プログラム・ステップのシーケンスは終了する。セルの読出し状態は、ドレインまたは共通の線に正の電圧を印加し、制御ゲートに正の電圧を印加する。ソースは、負荷デバイスを介して負の(接地)電源に接続される。セルからの出力は、ソース・ノードのところで発生する実際の電圧である。

Description

【発明の詳細な説明】 アナログおよびデジタル記憶用の 電気的に書換え可能な不揮発性半導体メモリ 発明の背景 1.発明の分野 本発明は、メモリ・アレイ内のアナログ信号サンプルおよびマルチレベル・デ ジタル信号の集積回路記憶の分野に関する。 2.従来の技術 現在まで、集積回路における不揮発性アナログ記憶は、主として消去モードな らびにプログラム・モードにファウラー−ノルドハイム電子トンネル効果を利用 するEEPROMメモリ・セルで実施されていた。これらのセルは、通常、チャ ネルと上部ポリシリコン制御ゲートの間に配置された中間ポリシリコン・ゲート を有するMOSトランジスタから構成される。中間ポリシリコン・ゲートは、オ ーム性電気接続を有せず、絶縁物によって完全に囲まれ、一般にフローティング ・ゲートと呼ばれる。一般にトンネル酸化物と呼ばれるフローティング・ゲート を囲む誘電体の特定の領域に電界が加わるように、トランジスタの4つの使用可 能な端子(ソース、ドレイン、ゲートおよび基板)に電圧を印加することによっ て、フローティング・ゲートに電荷を加えたり、フローティング・ゲートから電 荷を引いたりする。セルを正確に立体設計し、かつ印加電圧を正確に選択すれば 、トンネル酸化物の両端間の電界は、誘電体中に電子トンネル効果を引き起こす のに十分高くなる。フローティング・ゲートに電子を付加したり、フローティン グ・ゲートから電子を除去したりすると、上部制御ゲートに電圧を印加すること によって測定されるトランジスタのしきい値が変化する。NMOSトランジスタ を使用すると仮定すると、高電界の方向が、電子がトンネルによってフローティ ング・ゲートに入るのかまたはフローティング・ゲートから出るのかを決定し、 したがって生じたしきい値電圧の変化がそれぞれ増加であるかまたは減少である か を決定する。 フローティング・ゲート・トランジスタのしきい値電圧を数ボルト程度のかな りの量だけ変化させるフローティング・ゲート・デジタル・メモリの例は多数あ る。ある論理状態は広い範囲のしきい値によって表され、他の論理状態は異なる 範囲のしきい値によって表される。一般に、トランジスタを所定の読出し状態に バイアスしたときにトランジスタが導通するかまたは導通しないかを決定するこ とによって情報をセルから読み出す。他方、アナログ記憶では、フローティング ・ゲート・トランジスタのしきい値をわずかにまたは連続的に変化させる必要が あり、またトランジスタの読みが、トランジスタからの実際の電圧を決定し、ま たはトランジスタがどのくらい導通するかを示す必要がある。アナログ記憶の例 は、米国特許第4627027号(Rai)、第4890259号(Simko )、第4989179号(Simko)、第5220531号(Blyth)、 第5241494号(Blyth)、および第5294819号(Simko) に記載されている。 米国特許第4627027号において使用されている技法は、フローティング ・ゲートがソースに印加されたアナログ・レベルに対して十分高く充電されたと きにトランジスタが導通し始めるように、高抵抗を介してフローティング・ゲー ト・トランジスタのドレインに印加されるプログラミング電圧を利用するもので ある。導通が始まると、ドレイン電流により抵抗の両端間に増大する電圧降下が 生じ、したがってドレインに印加されたプログラミング電圧が低下する。したが って、トンネル電流は減少し、フローティング・ゲートはソース上の入力電圧と 密接な関係のあるレベルに達する。 米国特許第4890259号および米国特許第4989179号には、信号を 連続的にサンプリングし、サンプルを順次一組のサンプル・ホールド回路内に一 時的に記憶することによって、アナログ信号またはマルチレベル信号を記憶する セルの不揮発性メモリ・アレイが記載されている。その場合、サンプル・ホール ド回路からの並列出力を使用して、等しい数のメモリ・セルについて反復書込み シーケンスを制御する。反復書込みシーケンスは、それぞれのサンプル・ホール ド回路によって制御される各セルごとに独立している。反復書込みシーケンスは 、 それぞれ後で書込み動作を行う一連の書込みプログラミング電圧パルスである。 プログラミング電圧パルスは、セルから読み出された電圧レベルが対応するサン プル・ホールド回路からの所望のアナログ・レベルに一致するまで振幅が増大す る。セルから読み出された電圧レベルが対応するサンプル・ホールド回路からの 所望のアナログ・レベルに一致したとき、そのセルの一連のプログラミング・パ ルスは終了する。米国特許第5220531号および米国特許第5241494 号は、性能および製造性の改善が可能な反復アナログ記憶の改善された方法およ び装置である。米国特許第5294819号は、単一のトランジスタを含むEE PROMセル内のアナログ記憶の方法である。前記の例の共通の特徴は、消去動 作モードならびにプログラム動作モードにファウラー−ノルドハイム・トンネル 効果を利用するEEPROMメモリ・セルを使用することである。 他の種類の不揮発性メモリは、プログラム動作のための熱電子注入を利用する ものである。消去は、集積回路の表面を紫外光に曝すことによって実施されるか 、あるいはファウラー−ノルドハイム・トンネル効果によって電気的に実施され る。いずれにせよ、プログラム機能は、熱電子注入によって、ソース・ドレイン 間チャネル内の電子が高電界を受けるように、選択したセルのフローティング・ ゲ−ト・トランジスタをバイアスすることによって実施される。電子に与えられ るエネルギーは、電子が酸化物層のギャップを飛び越え、フローティング・ゲー ト上で終止するのに十分大きい。フローティング・ゲート上で終止する電子の割 合は、特定のバイアス条件によって決まる。バイアス条件の1つは、フローティ ング・ゲート電圧、したがってフローティング・ゲートの下の酸化物の両端間の 電界である。一般的に言えば、妥当な時間内で十分なしきい値変化をプログラミ ングする、すなわち数十μ秒または数百μ秒内で数ボルトをプログラミングする のに十分な電荷輸送を供給するためには、大きいソース電流が必要である。した がって、移動効率は非常に低い。106個ないし107個のチャネル電子に対して 、フローティング・ゲート上で終止する電子は1個程度である。プログラミング には大きい電流および高い電圧が必要であるので、EEPROMデバイスで使用 されるものなど単一の電源によるオンチップ電圧乗算に使用される技法は実際的 ではなく、外部電源を使用してプログラム電流を供給することが必要になる。比 較的大 きい給電が可能な特殊な電源は大きな不利益になる。しかしながら、最近の改良 物の中には、これらの難点のいくつかを克服したものもある。1つの例が米国特 許第5029130号、第5067108号および第5289411号に開示さ れている。これは熱電子注入の改善された技法であり、プログラミング転送効率 が大幅に改善され、オンチップ電圧乗算が実際的になっている。上記特許は、改 善されたデバイスの製造およびその動作およびデジタル・データへの使用を開示 しているが、本明細書は、好ましい実施形態では、アナログ・データの記憶に関 し、またセルへの書込みおよびセルからの読出しの様々な技法を紹介する。本発 明は、熱電子注入を使用する他のタイプの不揮発性セルにも適用することができ る。さらに、本発明は、米国特許第4890259号、第4989179号およ び第5241494号に記載されているものと同じサンプル・ホールド回路およ び反復プログラミング技法を使用するが、これらの特許と著しく異なる点がある 。簡単に言えば、電圧の代わりに電流をスイッチングすることによってプログラ ム制御を実施すること、ならびに書込み回路のアーキテクチャが著しく異なるこ とである。 発明の簡単な概要 本発明は、不揮発性メモリ・アレイ内でアナログ記憶を達成する方法および装 置を開示する。アレイは、消去にはファウラー−ノルドハイム・トンネル効果を 利用し、プログラミングには熱電子注入を利用するメモリ・セルから構成される 。 記憶すべき入力レベルは、プログラミング期間中に連続的に印加される電圧で あり、あるいは本発明の代表的な用途では、アナログ信号を連続的にサンプリン グし、かつプログラミング期間中に書込み回路が使用するための一定の電圧を供 給する複数のサンプル・ホールド回路の1つからの出力である。セルへの書込み は、初期消去の後、セルが小さい増分でプログラミングされているプログラム動 作の制御されたシーケンスによって実施される。記憶された電圧は、各プログラ ム・ステップの後で読み出され、セルから読み出された電圧が所望のアナログ・ レベルに等しくなるかまたはちょうど越えたとき、プログラム・ステップのシ− ケンスは終了する。プログラム・ステップの数は、各セルごとに異なり、または 様々な所望の電圧に対して異なる。プログラム構成および状態は、使用するセル のタイプによって異なるが、いずれにせよ、各プログラム・ステップ中のフロー ティング・ゲート・トランジスタしきい値の変化は小さくなければならない。こ れは、印加電圧、ソース・ドレイン間チャネル、またソース電流が流れる時間を 制御することによって達成される。特定のタイプのセルでは、上記の制御変数す ベてを組み合わせる必要がある。 セルの読出し状態は、従来のデジタル構成において使用されるものとは異なる 。NMOSデバイスを仮定すると、通常、従来技術では、セルのソースすなわち 共通線は負の(接地)電源に接続され、制御ゲートおよびドレインに印加される 電圧はソースに対して正である。生じたドレイン電流を検知することによってセ ルの記憶状態を決定する。あるいは、負荷デバイスをドレインと正の電源の間に 接続し、ドレイン電圧が基準電圧または電圧の組よりも大きいかまたは小さいか によってデータ状態または複数のデータ状態を決定する。反対に、本発明では、 ドレインまたは共通線に正の電圧を印加し、制御ゲートに正の電圧を印加する。 ソースは、負荷デバイスを介して負の(接地)電源に接続する。セルからの出力 は、ソース・ノードのところに発生する実際の電圧である。出力状態を決定する ための電流の検知または基準電圧との比較は行わない。 上述のように、本発明の代表的な用途は、アナログ波形のサンプリングおよび 記憶である。特に、本発明は、音声波形の記録および再生に特に有効である。十 分な音声再生品質を達成するためには、6KHz以上のサンプル速度が必要であ る。得られた170マイクロ秒以下の時間期間は短すぎて、特に高解像度、した がって多数のステップが必要な場合、反復プログラミング・ステップのシーケン スを長くできない。従来技術の米国特許第4890259号では、サンプル・ホ ールド回路および並列書込み回路を使用して、十分なプログラミング時間を得て いる。一方、米国特許第5220531号では、並列書込み回路の数をより実際 的な数に減らしている。米国特許第5220531号の改善された書込み技法は 、セルごとにプログラミング電圧を一時的に記憶する方法を利用するが、これは 熱電子プログラミングにはあまり向かない。しかしながら、本発明は、熱電子プ ログラミングに適しており、したがって回路の複雑さを低減し、ダイ・サイズを 縮 小し、かつ製造コストを下げる並列書込み回路の数を減らす方法およびアーキテ クチャを紹介する。 デジタル情報記憶は、本発明の他の用途である。デジタル数は、特定のアナロ グ・レベルをデジタル数に割り当てることによって表示できる。表示できるデジ タル数の範囲は、アナログ電圧レンジを、電圧を記憶しかつ確実に検索できる精 度で割ることによって決定される。デジタル数をデバイスに入力するには、デジ タル・ワードをアナログ・デジタル(A/D)変換器に入力し、変換器の出力を アナログ・メモリ内に記憶する。デバイスの出力において、アナログ・レベルを メモリから検索し、デジタル・アナログ(D/A)変換器に入力する。D/Aの 出力は、初めにデバイスに入力された数に対応するデジタル数である。本発明の 一実施態様は、アナログ・メモリ・セルのアレイである。アナログ・メモリ・ア レイとデジタル情報の記憶の組合せにより、デジタル情報の非常に密な記憶が可 能になる。 図面の簡単な説明 第1A図は、本発明の好ましい実施形態の読出し動作、消去動作およびプログ ラム動作を図示し説明するトランジスタの配置の回路図である。 第1B図は、第1A図の回路を複製することによって達成できる本発明による 代表的なメモリ・アレイの一部の回路図である。 第2図は、第1図の回路内で使用できるタイプの従来技術の電気的にプログラ ミング可能かつ消去可能な単一トランジスタ・メモリ・セルの断面図である。 第3図は、本発明の好ましい実施形態のメモリ・アレイ・アーキテクチャを示 すブロック図である。 第4図は、本発明の好ましい実施形態のプログラム制御回路の詳細を示す回路 図である。 第5図は、第4図のプログラム制御回路のタイミング図である。 第6図は、本発明の好ましい実施形態の全体的なアナログ・メモリ編成、特に ドレイン・ストラップおよびISUMz線を示す概略図である。 第7図は、ISUMz線を対応するトランジスタ・スイッチを介してドレイン 線に結合する方法を示す本発明による代表的なメモリ・アレイの一部の回路図で ある。 第8図は、マルチビット・デジタル値を単一のアナログ電圧として記憶し、再 生するために、データ変換器をアナログ・メモリに接続する方法を示す図である 。 発明の詳細な説明 第1A図は、本発明の好ましい実施形態の様々な動作モードを説明するように なされたトランジスタ配置の回路図であり、2つの行と2つの列の配置内に接続 された4つの単一トランジスタ・セルを示す。この特定の配置は、実際的な用途 はごく限られているが、最小サイズながらも代表的なメモリ・アレイ内で読出し 、消去およびプログラミングを行う方法を説明するのに役立ち、また第1B図に 示すように第1A図の配置を複製することによって所望のサイズのより大きいア レイが達成されることを示す。特に、第1B図では、第1A図のアレイを水平方 向に2回、垂直方向に2回複製して、隣接する行の各対のドレイン接続がそれぞ れのドレイン・ドライバ線に共通に結合された4列×4行のセルのアレイを得て いる。これは、もちろん、第1A図の基本アレイを繰り返し複製すれば、所望の サイズおよび構成のアレイが得られることを示す。 説明を簡単にするために、以下の議論では、フローティング・ゲート・トラン ジスタは、すべてPMOSトランジスタではなく、NMOSトランジスタである と仮定する。さらに、以下の議論では、例として、米国特許第5029130号 に記載されているセル構造を使用する。このセル構造を第2図の断面図に示す。 図示のように、P基板10は、それぞれN+ソース領域12およびドレイン領域 14を有する。ソース領域およびドレイン領域ならびにその間のチャネル領域1 6は、厚さ約70〜200オングストロームのシリコン酸化物など第1の絶縁層 18によって覆われる。絶縁層18上には、チャネル領域16の一部およびドレ イン領域14の一部の上に位置するフローティング・ゲート20が配置される。 フローティング・ゲート20に隣接して、またフローティング・ゲート20の上 に、他の絶縁層22が配置される。絶縁層22上には、制御ゲート24がフロー ティング・ゲート20の制御ゲート24に隣接する部分の上およびチャネル領域 16の一部の上およびソース領域12の一部の上に延びるように配置される。こ の特定のセルおよびその構成の詳細は、上記の特許に記載されている。 しかしながら、本発明で紹介する技法は、高いプログラム電流効率を有する他 の熱電子セル構造によって使用されることが好ましいが、必ずしもその必要はな い。異なるタイプのセルを使用する場合、消去動作、プログラム動作および読出 し動作のバイアス条件を変更しなければならない。効率の低いセルは、余分の外 部電源、より複雑な波形調整回路およびより大きいスイッチング・トランジスタ を必要とし、また実際に並列にプログラムできるセルの数が制限され、したがっ てサンプル速度およびデバイス・アーキテクチャに影響を及ぼす。したがって、 転送効率の高いタイプのセルが好ましい。 第1a図のトランジスタT1が消去、プログラムおよび読出し動作のために選 択したセルであると仮定する。表1は、代表的な印加できるノード電圧のリスト である。消去は、制御ゲートWL1に約15Vの高い電圧を印加し、他の全ての 端子に0Vを印加することによって実施される。このタイプのセルでは、制御ゲ ートとフローティング・ゲートとの容量性結合は、フローティング・ゲートと他 の端子との結合の和よりもはるかに弱く、したがって制御ゲートとフローティン グ・ゲートの間の誘電体の両端間に高電界が生成される。電子がフローティング ・ゲートから制御ゲートにトンネル動作し、その結果、制御ゲートが低レベルに 戻った後で、フローティング・ゲート上に正味の正の電荷が生じる。15Vの消 去パルスを1マイクロ秒間印加した場合、T1のしきい値は約−1Vに低下する 。制御ゲートは行上のすべてのトランジスタに共通であるので、トランジスタT 1もT3も消去される。T2およびT4には電圧が印加されないので、それぞれ のフローティング・ゲート上の電荷は変化せず、したがってT2およびT4のし きい値は変化しない。 米国特許第4698787号に記載のものなど他のタイプのセルでは、制御ゲ ートを低レベルに維持しながら、ドレイン電圧を高レベルに上げることによって 同じ結果を達成する。この場合も、消去動作によりフローティング・ゲートから の電子のトンネル動作が起こる。ただし、今度はトンネル方向はドレインに向か う方向である。 セルT1は、約5Vの電圧をWL1に接続し、約1μAの負荷電流を0Vから Collに接続し、2.5Vをドレイン線に接続することによって読み出される 。この構成では、消去中およびプログラミング中に生じるフローティング・ゲー トの電圧の変化が、読出し時のソース電圧の変化として直接現れるソース・フォ ロワ作用が生じる。フローティング・ゲート電圧の所与の変化に対してソースの 電圧レンジを最大にするために、およびフローティング・ゲート・トランジスタ と使用可能なアレイを実施するために必要なスイッチング・トランジスタの電流 負荷によって生じるひずみの影響を小さくするために、負荷電流は低く保持され る。 プログラミングは、ソース/ドレイン・チャネル内を流れる電子が高電界を受 け、それらがエネルギー・ギャップを通過するのに十分なエネルギーを得るよう にフローティング・ゲート・トランジスタをバイアスすることによって実施され る。これらの「熱電子」の一部は、セル効率に応じて、フローティング・ゲート に収集される。この例におけるセルでは、チャネルの短い領域内の、制御ゲート とフローティング・ゲートとの境界の真下に高電界を集中することによって高効 率を達成する。制御ゲートは、下のチャネルがごく弱く反転するように、約1ま たは2ボルトにとる。同時に6V〜12Vの高い電圧をドレインに印加する。 フローティング・ゲートは消去動作によって正に帯電し、さらに、ドレインは 追加の正電荷をフローティング・ゲート上に結合させるので、フローティング・ ゲート・トランジスタの下のチャネルは強く反転する。米国特許第502913 0号に記載されているように、ソースとドレインの間の電位降下は、側壁酸化物 の下の短い距離内に集中し、制御ゲートとフローティング・ゲートを分離させ、 その結果高電界、したがって高い転送効率が得られる。約1μAの電流制御され たシンクをソースに接続し、数マイクロ秒程度の短い期間適用する。本発明では 、ソース電流を最小にし、低いドレイン電流から始め、またソース電流が流れる 時間の長さを最小にすることによって、酸化物を通過するプログラミング電荷の 量を減らし、それにより数ミリボルト程度のしきい値電圧の変化を小さい値に減 らす。それぞれしきい値を少量だけ変化させる反復プログラム動作を実行する。 プログラム事象間で、プログラミングを継続すべきかまたは終了すべきかを決定 するために、セルを一定の間隔を置いて読み出す。 プログラミングを継続するにつれて、フローティング・ゲートは、徐々に負に 帯電するようになり、注入効率を低下させる傾向がある。効率の低下の補償は、 プログラム・ステップ間のドレイン電圧を大きくすることによって達成される。 プログラム・ステップ当たりのドレイン電圧の量は、フローティング・ゲートの 低下と同じ程度であり、したがってプログラム・ステップ当たりのフローティン グ・ゲート電圧の変化は、電圧レンジ全体にわたって実質上一定である。この例 では、ドレイン電圧は、約6Vから約12Vまで小さいステップで増大する。T 1のしきい値電圧は、プログラミング・シーケンスの終わりに、しきい値がその −1Vの開始点から約5Vまで増大するまで、それに応じて小さいステップで増 大する。読出しモードの電圧出力は2.5Vから0Vまで変化する。したがって 、アナログ電圧がT1内に記憶される。プログラムの終了は、ドレインから高い 電圧を除去することによって、またCollを3V〜5Vにとり、それによりT 1が十分に消去された状態においても、T1のソース電圧を制御ゲートを越えて 有効なゲート駆動よりも高い量だけ上げることによって達成できる。T1チャネ ル内の電流の導通はオフになり、プログラミングは停止する。 T1のプログラミング中に生じる可能な妨害状態は、第1A図のT2、T3お よびT4を検討することによって分析できる。これらの3つのトランジスタはT 1のプログラミング中プログラミングのために選択されず、またしきい値が変化 することは望ましくない。WL2は0Vであり、したがってT2およびT4のチ ャネル導通がオフになる。Col2はWL1に対して高い電圧になっており、ま たプログラム禁止状態と同様に、チャネル電流は発生せず、したがってトランジ スタT3では注入またはしきい値の変化は起こらない。 プログラム反復の数は、電圧レンジまたは記憶すべき電圧のダイナミック信号 レンジとともに、所望の解像度またはプログラム・ステップ当たりの電圧出力の 変化によって決定される。良好な雑音性能および良好な音声再生のためには、小 さい解像度増分と大きいダイナミック・レンジの組合せが望ましい。残念ながら 、これには多数のプログラム・ステップが必要である。例えば、信号レンジ2. 5Vおよび解像度10mVでは、250個のプログラム・パルスが必要である。 さらに、厳密なセル特性は、単一の集積回路ダイまたはウエハ上だけでなく、ウ エハごとに、特に異なる製造ロット上でもセルごとに異なる。したがって、異な るセル特性を考慮に入れるために、高電圧ドレイン電圧の拡大されたレンジを使 用する。ドレイン・ノード上の開始電圧は、最大記憶電圧をプログラミングする のに必要な最小公称値と考えられる値よりも小さい値になるように選択する。こ のようにして、第1のプログラム・ステップによりフローティング・ゲート電荷 に所望のステップ・サイズよりも大きい変化がもたらされないように、マージン を付加する。同様に、プログラミングすることがより困難なセルがさらに最小記 憶電圧までプログラムできるように、プログラミング中に達した最大ドレイン電 圧を大きくする。セル特性が±30%だけ変化すると仮定すると、合計400プ ログラム・パルスが必要になる。 他の考慮事項は、入力波形をサンプリングする速度である。再生品質のために は、サンプル速度は速いほうが好ましい。しかしながら、所与の数のサンプル・ ホールド回路についてサンプル速度が速くなるにつれて、サンプリングされた電 圧を記憶するのに使用できる時間期間が短くなる。(音声記録以外の用途では、 等価なパラメータは書込み速度または書込みアクセス時間である)。記憶を行う には、セルをプログラム構成と読出し構成の間で交互に接続する必要があるので 、セルを構成ごとに再構成することができる実際的な最小時間制限がある。特に 、大きいメモリ・アレイは、周辺回路がある有限の時間期間中に所要のバイアス 電 圧までしか充電および放電ができない重要な負荷特性を有する。また、セル読出 し動作は、読み戻し電圧が安定する一定の安定時間期間を必要とする。単一のプ ログラム・ステップに必要な時間とプログラム・ステップの合計数との積は、サ ンプル期間とサンプル・ホールド回路または列ドライバの数との積に等しいかま たはそれ以下でなければならない。 この概念は、米国特許第4890259号と同様な形で、N個の行、M個の列 、およびX個のサンプル・ホールド回路を有するメモリ・アレイ・アーキテクチ ャを示す第3図を検討すればよりよく理解できる。音声信号がデュアル・サンプ ル・ホールド回路内のコンデンサの1つのバンク内に連続的にサンプリングされ るとき、他のバンクは、アレイ内に並列に書き込まれている。バンクの書込みが 終了するたびに、列マルチプレクサ回路は、次のグループの列線を列ドライバ内 に接続する。行内のすべてのセルが書き込まれたら、行デコーダは次の行を選択 する。したがって、サンプル・ホールド回路のバンクをロードするのに要する時 間は、前のバンクをアレイ内に書き込むのに使用できる最大時間になる。 プログラム・ステップの数が増えるにつれて、またプログラム/読出し/比較 シーケンスの時間の長さが長くなるにつれて、列ドライバの数Xも所与のサンプ ル速度に対して増える必要がある。望ましくない結果は2つある。第一に、余分 の列ドライバを保持するのに必要なシリコン面積が大きくなり、第2に、サンプ ル・ホールド回路内の保持時間の増大により、コンデンサ面積が大きくなり、回 路が複雑になり、または信号漏れおよびひずみのために性能が低下する。 本発明の他の属性は、プログラム・ステップを実施する平均時間を短縮するこ とによってこれらの問題を低減する方法を含む。基本概念は、セルを読み出し、 次いで再びセルを読み出す前に複数のプログラム・パルスのグループをセルに印 加することである。現在セル内に記憶されている電圧を読み出すときに、プログ ラム・ステップの最大数のうち、どのくらいの数を次のグループ中に印加すべき かを決定する。このようにして、セル構成を読出しからプログラムヘ、プログラ ムから読出しへ変化する回数がほぼグループ内のプログラム・パルスの最大数だ け減る。ノードの充電および放電にかかる時間、ならびに電圧を安定させるのに かかる合計時間が短縮され、したがって書込み手順の全効率が向上する。 これを行う回路を第4図に示すとともに、対応するタイミング図を第5図に示 す。この特定の実施形態では、プログラム・グループは4つのパルスから構成さ れる。アクティブ・ワード線およびアクティブ列マルチプレクサによってアドレ ス指定されたセルはすでにクリアされていると仮定する。パルスはCLRESに 印加されており、したがって、すべてのラッチ30の出力Q1〜Q4は論理「0 」になっている。入力アナログ電圧はサンプリングされ、C1上に保持される。 バッファされた電圧が、減衰したランプ電圧に加算され、次いでコンパレータ3 2に入力される。ランプ電圧および減衰器34は、減衰後に加算ノードに入力さ れたピークが、3つのプログラム・パルスによって達成されるセル読出し電圧の 変化に等しくなるように設計される。コンパレータへの他の入力は、アナログ出 力信号、すなわちアドレス指定されたセルから読み出された電圧である。ランプ 電圧が増大すると、信号L1、L2、L3およびL4(これらはまた、ANDゲ ート36への信号L1’、L2’、L3’およびL4’を構成する)は、逐次ラ ッチをイネーブルにし、セル電圧が保持電圧と減衰したランプ電圧の和よりも小 さければ、対応するラッチ30の出力Q1、Q2、Q3またはQ4がセットされ る。したがって、さらに実施すべきアナログ・プログラミングの量は、コンパレ ータ32とプログラム電流ステアリング・スイッチの間にあるデジタル論理回路 の出力によって表される。アドレス指定されたセルが十分にプログラミングされ ていない場合がそうであるように、比較が行われず、またすべてのラッチ32が リセットされたままである場合、次のドレイン高電圧パルスの間、INHIBI T信号は低のままである。論理信号CIENによって制御されるスイッチング・ トランジスタM2は、4つのCIENパルスそれぞれの間、1μA電流源として バイアスされたトランジスタM1からの1μA固定電流を、M3を介して選択し た列上に接続する。セルは、4つのプログラム電流パルスすべてを受け、それに 応じてそのしきい値が増大する。ドレイン電圧は、各連続するCIENパルスの 間、ドレイン電圧がプログラム解像度に対応する量だけ高くなるように増大する ことに留意されたい。ドレイン・ノードは、第5図に示されるように徐々に増大 するか、または4つの連続するCIENパルスそれぞれの間、ランプの形で一様 に増大する。 反復プログラム/読出し手順は、後続の読出し動作において、セルが最後の所 望の電圧に達したことが分かり、かつパルスL1〜L4の1つの間に比較が得ら れるまで、特定のパルスは、保持された電圧に等しいセル電圧を達成するのにど のくらいの追加のプログラミングが必要であるかに依存する。例えば、ランプ電 圧はL1の間0であり、したがってこのとき比較が達成された場合、セル電圧は 目標値に達したことになる。すべてのラッチ30はセットされ、したがって次の プログラム・サイクルの間、INHIBIT信号は他のすべてのプログラム電流 パルスをディスエーブルにする。第5図のタイミング図に示される例は、L3の 間の比較、すなわちランプが2つのプログラム・ステップに等しいレベルに達し たときの比較を示す。次のプログラム・サイクルでは、セルは、2つの電流パル スを受け取り、記憶された電圧を所望のレベルまでもっていく。所望のレベルに 達した後、他のすべてのプログラム・パルスは、次のセルが選択されるまで禁止 される。第4図に示される特定の回路実施形態では、次のラッチの入力へのラッ チ出力のクロス結合は、ラッチがセットされた後、後続のすべてのストローブ期 間も対応するラッチをセットすることを保証する。ラッチは、次のセルがアドレ ス指定されるまでセットされたままてあり、次のセルかアドレス指定されたとき 、ラッチはCLRESによってリセットされる。 ラッチングおよびクロス結合は様々な形で実施することができる。全体的な目 的は、比較が行われ、プログラム・パルスが禁止された後、次のセルが選択され るまでパルスが禁止されたままであるように、ある形態のヒステリシスを加える ことである。このヒステリシスをデジタル形式かまたはアナログ形式で実施する 方法は多数ある。実際、雑音レベルが十分に低ければ、第1の比較が行われた後 、回路が他のすべてのラッチがセットされたことを確認するためにコンパレータ 出力を利用するように、ラッチ間の結合を完全に除去することもできる。他の別 形態も可能である。例えば、グループ内のパルスの数を変更することができる。 パルスの数が多ければ、所与の解像度について全体的なプログラム時間が短縮さ れるのでより大きな利点がもたらされるが、プログラミング中のドレイン上の電 圧増分と、次のプログラミング・サイクル中に使用すべきグループ内のプログラ ム・パルスの数をセットする読出し中のランプとがより正確に対応している必要 が ある。この正確さを達成する助けとして、プログラミング時のドレイン上の電圧 増分と読出し時のランプとの正確な対応が得られるように製造時に適切なパラメ ータの調節を可能にするため、回路にプログラマビリティを付加することができ る。プログラム/読出し/比較シーケンスの読出し段階時に使用されるランプの 傾斜、またはプログラミング中のドレインに印加されるプログラム・パルス電圧 の増加の割合を製造時にプログラミングできるように、1つまたは複数のデジタ ル・フローティング・ゲート記憶セルがチップ上に追加される。そのようなセル は、所望の結果を達成するために回路コンタクトを直接作成する場合、ダイまた はウエハ段階においてプログラミングすることができる。あるいは、そのような セルは、別のピンをその通常の動作範囲外の電圧に駆動して、ピン機能を決定す るオンチップ・スイッチをリセットすることによって、集積回路上の既存のピン を介して電気的にアクセスできるようにすることもできる。回路パラメータをト リミングするそのようなトリム・ビットの一般的な使用は、従来技術において周 知であり、本明細書で詳細に説明する必要はない。 他の別形態として、第1B図から、各ドレイン線に対して、ドレイン線の上に セルの行があり、ドレイン線の下に別のセルの行があることに留意されたい。必 然的に不完全なマスク・アライメントが「上側」セルに及ぼす影響は、それが「 下側」セルに及ぼす影響と異なる。これを補償するために、ランプは実際、「上 側」セルに使用されるランプと、「下側」セルに使用されるランプの2つのラン プから構成される。したがって、マスク・アライメントに関連する奇数行と偶数 行のセル特徴の差異が許容できる。各ランプは別々に調節することができる。ま たは、一方の調節を平均ランプ傾斜にし、他方の調節を差動ランプ傾斜にするこ ともできる。 実際のMOS実施形態ではいくつかの明白な信号反転が必要になるので、第4 図の概略図には、詳細な回路ではなく、論理機能のみが示されている。また、次 のパルス・グループ内で実施すべきプログラム・パルスの数を表すラッチおよび 論理回路は、カウンタを用いて効果的に実施することができる。第4図は例示の 実施形態を示すが、そのすべてが実質上同じ結果を達成できる他のいくつかの別 形態も可能であることが当業者なら理解できよう。 電流スイッチング回路内では、プログラミングを禁止すべき場合でも、プログ ラム電流をメモリ・アレイ内に導く準備がなされる。トランジスタM3がオフに なると、トランジスタM4はオンになり、電流は、列線内に導かれず、代わりに ノードISUMz上に導かれる。ノードISUMzは、そのゲートがワード・ラ インWLnによって駆動されるトランジスタを介して、選択した行のドレイン・ ノードに接続される(第6図および第7図参照)。いくつかの列ドライバ回路は 、並列に接続されたそれらのM4トランジスタのソースを有し、禁止状態にある 列ドライバは、そのプログラム電流をISUMz内に加える。目的は、プログラ ム動作の最中に抵抗性ドレイン線に沿った電圧プロファイルの変化を最小限に抑 えることである。電圧の変化は、セルが所望の電圧に達し、プログラム電流が終 了したときにドレイン線中を流れる電流が変化するために生じる。そのような電 圧の変化は、アレイの他の部分のセルがそれらの所望のレベルに達し、それらの プログラム電流が終了したときに、特定のセルにおいて意外に大量のプログラミ ングを引き起こす。電流をISUMz内に向け直すことによって、ドレイン・ノ ード中を流れる全体的な電流が一定になる。したがって、ISUMzを使用しな いアーキテクチャと比較して、M3トランジスタのスイッチングによる局所的な 電圧プロファイルの変化が最小限に抑えられる。第3図および第6図にメモリ編 成を示す。列ドライバ当たりY個の列とともに編成された合計M個の列がある。 ノードISUMzのインスタンスがZ個あるとすると、各ISUMzノードごと に、M/Z個の列およびM/(ZxY)個の列ドライバがあることになる。例え ば、列ドライバ当たり16個の列として編成された合計2048個の列、および 合計128個の列ドライバがある場合、8個の列ドライバを16個のISUMz ノードそれぞれに割り当てることができる。また、この効果は、様々なセルまた はセルのグループについて得られるプログラミング増分の均一さに関係すること に留意されたい。例として、プログラムされているグループ内のすべてのセル対 プログラムされている最後の(単一の)セルの場合、また行内のセルの第1のバ ンク対プログラムされているセルの最後のバンクの場合がある。残りの不均一さ は、最大プログラミング増分が所望の増分以下に制限される限り、許容できる。 本発明の追加の利点は、任意の時刻に充電されるドレイン容量が低下したこと である。低下は、セル行の各対ごとに、ドレイン・ノードを別々のノードに分割 することによって達成される。プログラム/読出し/比較のアナログ記憶シーケ ンス内でプログラム・モードと読出しモードの間で前後にスイッチングする場合 、容量が低下すれば、充電がより速くなり、またプログラム時間がより短くなる 。しかしながら、アナログ記憶にとっての重要な欠点は、ドレイン線の抵抗が低 下することである。これは、上述のように、ドレイン線に沿った電圧プロファイ ルに望ましくない影響を及ぼし、またプログラミング増分の不要な増大をもたら す。 この影響を補償するために、ドレイン接続の実効抵抗の低下をもたらす他の改 善点を本発明に導入する。特に、列方向に平行に走り、かつ列に垂直に走るいく つかのドレイン線と接触する金属接続によって、いくつかのドレイン線を互いに 接続する。これらのドレイン・ストラップを第6図および第7図に概略的に示す 。より多くの行を互いに接続すると、平行な接続が増加するので、アレイの両端 間の実効ドレイン抵抗が低下する。これにより、ドレイン線に沿った電圧の変化 が小さくなるので、より正確なアナログ・プログラミングが可能になる。もちろ ん、より多くのドレイン線を互いに接続すると、ドレイン容量が増大し、プログ ラムの妨害も増大する。アナログ・プログラミングの確度、妨害および充電時間 の間で兼ね合いをはかる必要がある。互いに接続するドレイン線の適切な数は3 2行である。例えば、1600行のアレイでは、容量低下および妨害低減の利点 は、単一のドレイン線と比較して大きい(すべての行を接続した場合よりも小さ い約50倍)が、抵抗の低下も大きい(約32倍)。 デジタル数の表示は、入力にA/D変換器を追加し、出力にD/A変換器を追 加することによって達成される。第8図に、データ変換器をアナログ・メモリに 接続する方法を示す。数の大きさまたはデジタル・ワード内のビットの数は、記 憶されたアナログ・レベルの電圧レンジを保証された記憶の確度で割ったものに よって与えられる。記憶の確度は、プログラミング・シーケンス中の増分だけで なく、雑音、最悪の場合のプログラミング増分、セルの長期電圧保持特性および 周囲温度の影響および動作電圧などのファクタも考慮に入れる。本発明に記載の タイプのアナログ・メモリは、2.5Vの範囲にわたって約10ミリボルトまで 電圧を分解できる。これにより、約250の離散的レベルおよび二進情報の8ビ ットの表示が可能になるが、ビットの数は、例えば、4ビットに減少する(約1 50ミリボルトの間隔で離隔した16のレベル)。とは言え、単一のセルに対す る4ビットは、セル当たり1ビットしか見込めない従来のデジタル記憶と比較し て、メモリ・アレイ内で達成できる情報記憶密度の著しい改善をもたらす。 以上、本発明の好ましい実施形態を開示し、説明したが、本発明の精神および 範囲から逸脱することなく、本発明において形態および細部の様々な変更が行え ることが当業者には明らかであろう。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,DE, DK,ES,FI,FR,GB,GR,IE,IT,L U,MC,NL,PT,SE),OA(BF,BJ,CF ,CG,CI,CM,GA,GN,ML,MR,NE, SN,TD,TG),AP(KE,LS,MW,SD,S Z,UG),UA(AM,AZ,BY,KG,KZ,MD ,RU,TJ,TM),AL,AM,AT,AT,AU ,AZ,BB,BG,BR,BY,CA,CH,CN, CU,CZ,CZ,DE,DE,DK,DK,EE,E E,ES,FI,FI,GB,GE,HU,IL,IS ,JP,KE,KG,KP,KR,KZ,LK,LR, LS,LT,LU,LV,MD,MG,MK,MN,M W,MX,NO,NZ,PL,PT,RO,RU,SD ,SE,SG,SI,SK,SK,TJ,TM,TR, TT,UA,UG,UZ,VN

Claims (1)

  1. 【特許請求の範囲】 1.れぞれのアナログ電圧を記憶しかつフローティング・ゲート上の電荷に応じ て消去されるフローティング・ゲート記憶セルのアレイと、 電子のファウラー−ノルドハイム・トンネル効果を使用してアレイの記憶セル を消去する回路と、 各記憶セル内に記憶された電圧を読み出す回路と、 それぞれのアナログ電圧を読み出すように熱電子注入を使用して各記憶セルを プログラミングする回路とを含むアナログ電圧記憶装置。 2.フローティング・ゲート記憶セルのアレイが、それぞれゲート、フローティ ング・ゲート、および間にチャネルを形成しているソースとドレインを有し、フ ローティング・ゲートがチャネルの一部とドレインの一部とを覆い、プログラミ ング中にチャネルに沿って急激な電圧の変化をもたらすフローティング・ゲート 記憶セルのアレイを含むことを特徴とする請求項1に記載のアナログ電圧記憶装 置。 3.それぞれのアナログ電圧を読み出すように熱電子注入を使用して各記憶セル をプログラミングする回路が、読出し動作がそれぞれのアナログ電圧に実質上等 しい電圧を読み出すまで各記憶セルを漸増的にプログラミングする複数のプログ ラム/読出し/比較サイクルを実行する回路を含むことを特徴とする請求項1に 記載のアナログ電圧記憶装置。 4.熱電子注入を使用して各記憶セルをプログラミングする回路が、複数のプロ グラム/読出し/比較サイクルの各プログラム動作ごとに、次のプログラム/読 出し/比較サイクルの次の読出し動作の前に、所定数までのプログラミング・パ ルスを各記憶セルに与える回路を含み、かつプログラム/読出し/比較サイクル の各比較動作を行う回路が、それぞれのセルの行うべき残りのセル・プログラミ ングの量に応じて、もしあれば、次の所定の複数のプログラミング・パルスのう ちのどのくらいの数をプログラム/読出し/比較サイクルの次のプログラム動作 時に使用するかを決定する回路を含む請求項3に記載のアナログ電圧記憶装置。 5.各記憶セルをプログラミングする回路に結合され、デジタル・アナログ変換 器に与えられるマルチビット・デジタル信号に応答して、離散的アナログ電圧を 各記憶セルをプログラミングする回路に与えるデジタル・アナログ変換器、およ び各記憶セル内に記憶された電圧を読み出す回路に結合され、各記憶セルから読 み出されたアナログ信号レベルをそれぞれのマルチビット・デジタル信号に変換 するアナログ・デジタル変換器をさらに有する請求項1に記載のアナログ電圧記 憶装置。 6.フローティング・ゲート記憶セルのアレイが、記憶セルの複数の行および列 を有するフローティング・ゲート記憶セルのアレイであり、各記憶セルが、ゲー ト、フローティング・ゲート、および間にチャネルを形成しているソースとドレ インを有し、記憶セルの行の隣接する対内のすべての記憶セルのドレインが共通 のドレイン線に結合され、各セルが1つまたは複数の一連のプログラミング・パ ルスによって漸進的にプログラミングされ、前記各プログラミング・パルスは所 定の電流および持続時間の電流パルスを含む請求項3に記載のアナログ電圧記憶 装置。 7.記憶セルの行内の複数のフローティング・ゲート記憶セルが、同時に開始さ れた並列プログラム/読出し/比較サイクル中にプログラミングされ、各フロー ティング・ゲート記憶セルごとのプログラミング・パルスが、そのセルの読出し 動作がそれぞれのアナログ電圧に実質上等しい電圧を読み出した後で共通のドレ イン線に結合され、それによりさらにプログラミングを必要とするプログラミン グ中の複数のフローティング・ゲート記憶セルの数と無関係に、ドレイン線中の 電流が実質上一定のままである請求項6に記載のアナログ電圧記憶装置。 8.さらにアレイ内の異なる位置において複数の共通のドレイン線を互いに接続 する複数の金属導体を有する請求項7に記載のアナログ電圧記憶装置。 9.それぞれのアナログ電圧を記憶し、かつそのフローティング・ゲート上の電 荷に応じて消去されるフローティング・ゲート記憶セルのアレイと、 電子のファウラー−ノルドハイム・トンネルを使用してアレイの記憶セルを消 去する回路と、 それぞれのアナログ電圧を読み出すように、フローティング・ゲートに熱電子 注入を与えるために各記憶セルを通る電流のパルスを使用して各記憶セルをプロ グラミングする回路と、 各記憶セル内に記憶された電圧を読み出すソース・フォロワとして各アナログ 電圧記憶セルを接続する回路と を含み、プログラミング中のフローティング・ゲートの電圧の変化が読出し動作 中の記憶セルのソースの変化として直接現れるアナログ電圧記憶装置。 10.アナログ電圧を記憶し、かつそのフローティング・ゲートの電荷に応じて 消去されるフローティング・ゲート記憶セルのアレイと、 電子のファウラー−ノルドハイム・トンネルを使用して記憶セルを消去する回 路と、 記憶セル内に記憶された電圧を読み出す回路と、 それぞれのアナログ電圧を読み出すように、フローティング・ゲートに熱電子 注入を与えるために各記憶セルを通る所定の電流のパルスを使用して記憶セルを プログラミングする回路と を含むアナログ電圧記憶装置。 11.(a)プログラム/読出し/比較サイクルの各比較動作ごとに、読出し動 作がそれぞれのアナログ電圧に実質上等しい電圧を読み出すまで、行うべき残り のプログラミングの量を推定するステップと、 (b)ステップ(a)の比較動作の後のプログラム動作ごとに、ステップ(a) において決定された行うべき残りのプログラミングの量に応答して、多数のプロ グラム・パルスによって記憶セルを漸増的にプログラミングするステップとを含 み、 読出し動作が所定のアナログ電圧に実質上等しい電圧を読み出すまで、記憶セ ルをプログラム・パルスによって漸増的にプログラミングする複数のプログラム /読出し/比較動作を実行することによってアナログ電圧記憶セル内に所定のア ナログ電圧をプログラミングする方法。 12.プログラム/読出し/比較サイクルの各比較動作ごとに、読出し動作がそ れぞれのアナログ電圧に実質上等しい電圧を読み出すまで、行うべき残りのプロ グラミングの量を推定する回路と、 行うべき残りのプログラミングの量に応答して、多数のプログラム・パルスに よって記憶セルを漸増的にプログラミングする回路と を含み、 読出し動作が所定のアナログ電圧に実質上等しい電圧を読み出すまで、記憶セ ルをプログラム・パルスによって漸増的にプログラミングする複数のプログラム /読出し/比較動作を実行することによってアナログ電圧記憶セル内に所定のア ナログ電圧をプログラミングする装置。 13.アナログ電圧記憶セルの製造時に、プログラミング中のドレイン上の電圧 増分と、次のプログラミング・サイクル中に使用すべきグループ内のプログラム ・パルスの数をセットする読出し中の読出し電圧に付加される信号との間の対応 の確度を調整するプログラミング回路をさらに含むことを特徴とする請求項12 に記載の装置。 14.複数の行および列内に配置され、アレイの各フローティング・ゲート記憶 セルがゲート、フローティング・ゲート、ソースおよびドレインを含み、前記複 数の行の隣接する対内のフローティング・ゲート記憶セルの各ドレインが共通の ドレイン線に結合されたフローティング・ゲート記憶セルのアレイと、 前記少なくとも1つのフローティング・ゲート記憶セルの前記ドレインに第1 のランプ電圧レベルを有する第1の複数のパルスを印加することによって前記隣 接する対の第1の行の第1のフローティング・ゲート記憶セルをプログラミング し、かつ第2のフローティング・ゲート記憶セルの前記ドレインに前記第1のラ ンプ電圧レベルと異なる第2のランプ電圧レベルを有する第2の複数のパルスを 印加することによって前記隣接する対の第2の行の第2のフローティング・ゲー ト記憶セルをプログラミングする回路と を含む記憶装置。 15.前記第1の複数のパルスと前記第2の複数のパルスの前記電圧レベルが互 いに無関係に調整できる請求項14に記載の記憶装置。 16.前記回路が、熱電子を使用して、前記第1のフローティング・ゲート記憶 セルと前記第2のフローティング・ゲート記憶セルに共通な前記ソースに、約1 マイクロアンペアの負荷電流を加える請求項14に記載の記憶装置。 17.複数の行および列内に配置され、アレイの各フローティング・ゲート記憶 セルがゲート、絶縁層によって前記ゲートから分離されたフローティング・ゲー ト、ソースおよびドレインを含み、前記複数の行の隣接する対内のフローティン グ・ゲート記憶セルの各ドレインが共通のドレイン線に結合されたフローティン グ・ゲート記憶セルのアレイと、 各プログラミング・パルスごとに熱電子を使用して、前記少なくとも1つのフ ローティング・ゲート記憶セルの前記ソースに制限された負荷電流を所定の期間 加えて、各プログラミング・パルスごとに前記少なくとも1つのフローティング ・ゲート記憶セルの増大するしきい値電圧変化をもたらす一連のプログラミング ・パルスを使用して前記アレイの少なくとも1つのフローティング・ゲート記憶 セルをプログラミングする回路と を含む記憶装置。
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