JP2005166184A

JP2005166184A - 半導体記憶装置

Info

Publication number: JP2005166184A
Application number: JP2003405369A
Authority: JP
Inventors: Hiroshi Tono; 博史東野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-12-04
Filing date: 2003-12-04
Publication date: 2005-06-23
Also published as: US20050122756A1; US7079429B2

Abstract

【課題】データ書込み時において、既書込みデータを誤書込みによるデータ破壊から保護可能な半導体記憶装置を提供する。
【解決手段】１または複数のデータ記憶素子で構成される単位データ記憶部１１に記憶されたデータを消去することにより、消去後のデータが特定の消去データパターンとなる半導体記憶装置１において、単位データ記憶部１１に記憶されたデータが消去データパターンとなっているか否かを判定し、消去データパターンとなっていない場合は、単位データ記憶部１１へのデータの書込みを禁止するデータ保護機構１５，１６を備えている。
【選択図】図１

Description

本発明は、データ保護手段を備えた半導体記憶装置に関し、より詳しくは、既書込みデータの保護技術に関する。

データやプログラムコードの記憶装置として、従来のＲＯＭ（読み出し専用メモリ）に替わり、記憶内容の更新が可能との利点からフラッシュメモリ等の不揮発性半導体記憶装置が用いられることが多くなっている。

記憶内容の更新が可能な不揮発性半導体記憶装置では、誤操作或いはノイズ等の誤信号による書込みや消去（以下、「誤書込み」、「誤消去」と記す。）によるデータ破壊が起こりうるため、誤書込みや誤消去を防ぐためにデータ保護機能を備えたものがある。

従来技術でのデータ保護の１番目の手法として、データ保護用の制御端子を用意し、その制御端子に“Ｈ”（高）レベルの入力電圧を印加している時には書込みや消去が許可され、制御端子に“Ｌ”（低）レベルの入力電圧を印加している時には、書込みや消去を禁止する機構を備える手法がある。記憶内容の更新時には、データ保護用の制御端子の入力レベルを“Ｈ”として、データ消去や更新データの書込みを行い、データ読出しのみ行う場合は制御端子の入力レベルを“Ｌ”にして誤書込みや誤消去を防止する。

また、従来技術でのデータ保護の２番目の手法として、フラッシュメモリ等では記憶領域を複数のブロックに分割し、各ブロックに対応したデータ保護情報を記録する記憶素子（以下、「ブロック保護ビット」と記す。）を用意して、ブロック保護ビットに“０”が書込まれている場合は対応するブロックへの書込みや消去が行え、“１”が書込まれている場合はそのブロックへの書込みや消去を禁止する機構を備える手法がある。データ更新時には、更新するブロックのブロック保護ビットに“０”を書込んでからブロックの消去及び更新データの書込みを行い、データ更新後はブロック保護ビットに“１”を書込んで誤書込みや誤消去によるデータ破壊を防ぐ。

更に、従来技術でのデータ保護の３番目の手法として、各記憶番地に対応したデータ保護情報を記録する記憶素子（以下データ保護ビットと記す）を用意して、データ保護ビットに“０”が書込まれている場合はその記憶番地への書込みが行え、“１”が書込まれている場合はその記憶番地への書込みを禁止する機構を備える手法がある（下記特許文献１及び２参照）。
特開平１−１０３７５２号公報特開昭６３−６８９４８号公報

上記従来技術の１番目及び２番目の手法を用いた場合、データ更新時にはデータ保護を解除するため、データ保護解除中での誤書込みによるデータ破壊から既書込みデータを保護できないといった課題がある。

上記従来技術の１番目の手法では、データ更新時には制御端子の入力レベルを“Ｈ”としてデータ書込みを許可しており、この間は既書込みデータが誤書込みによって別データに書き換えられる可能性がある。

上記従来技術の２番目の手法では、データ更新を行わないブロックに対してはブロック保護ビットを“１”とすることで、既書込みデータを誤書込みによるデータ書き換えから保護できるが、データ更新を行うブロックに対してはブロック保護ビットを“０”としてデータ書込みを許可しており、既書込みデータが誤書込みによって別データに書き換えられる可能性がある。

上記従来技術の３番目の手法では、既書込み番地に対応する保護ビットに“１”を書込むことで既書込みデータの保護が可能であるが、各記憶番地に対しデータ保護ビットが必要となるため記憶素子面積が増大するといった課題がある。たとえば、語長が８ビット構成の記憶装置の場合、８ビットのデータ記憶素子に対し１ビットのデータ保護記憶素子の追加が必要となり、記憶素子面積が１２．５％増大することになる。

本発明は、上記問題点に鑑みてなされたもので、データ書込み時において、既書込みデータを誤書込みによるデータ破壊から保護可能な半導体記憶装置を提供することを目的とする。

上記目的を達成するための本発明に係る半導体記憶装置は、１または複数のデータ記憶素子で構成される単位データ記憶部に記憶されたデータを消去することにより、消去後の前記データが特定の消去データパターンとなる半導体記憶装置において、前記単位データ記憶部に記憶されたデータが前記消去データパターンとなっていない場合は、当該単位データ記憶部へのデータの書込みを禁止するデータ保護機構を備えていることを第１の特徴とする。

また、本発明に係る半導体記憶装置は、１または複数のデータ記憶素子で構成される単位データ記憶部に記憶されたデータを消去することにより、消去後のデータを特定の消去データパターンとする消去機構と、前記単位データ記憶部に記憶されたデータが前記消去データパターンとなっていない場合は、当該単位データ記憶部へのデータの書込みを禁止するデータ保護機構と、を備えていることを第２の特徴とする。

上記第１または第２の特徴の本発明に係る半導体記憶装置によれば、単位データ記憶部へのデータ書込みを実行する前に、データ保護機構によって書込み対象の単位データ記憶部に記憶されたデータが特定の消去データパターンとなっているか否かの確認がなされ、消去データパターンとなっていない場合は、既書込みデータが存在すると判断され、当該単位データ記憶部へのデータの書込みが禁止されるので、既書込みデータが誤書込みによるデータ破壊から保護される。また、単位データ記憶部に記憶されたデータが消去データパターンとなっている場合は未書込みの単位データ記憶部であると判断して安全に書込み処理を実行できる。

本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。

先ず、本発明装置を説明する前に、既存のフラッシュメモリの動作について簡単に説明する。

１ビットデータを記憶可能なフラッシュメモリセルに対しては、データの消去と書込みの操作が行え、消去を行うとセルデータは“１”状態となり、書込みを行うとセルデータは“０”となる。

消去は、一般にブロック単位に行われるため、消去を行ったブロック内の全てのメモリセルのセルデータは“１”状態となる。

書込みは、記憶番地単位に行える。但し、書込みではセルデータを“１”状態から“０”状態にすることはできるが、セルデータを“０”状態から“１”状態にすることはできない。例えば、消去により０番地のデータが“ＦＦｈ”（以下１６進表記は末尾にｈを付けて表す。）となっているフラッシュメモリに対し、０番地に“０Ｆｈ”を書込むと０番地のデータは“０Ｆｈ”となる。この状態で０番地に“Ｆ０ｈ”を書込んでも０番地のデータは“Ｆ０ｈ”とはならずに“００ｈ”となる。０番地のデータを“０Ｆｈ”から“Ｆ０ｈ”に更新するには、先ず消去を行って０番地のデータを“ＦＦｈ”とした後で“Ｆ０ｈ”を書込む必要がある。

このため一般にフラッシュメモリのデータ更新を行う場合、更新を行うブロックを消去してから更新データの書込みを行う。

（第１実施形態）
次に、本発明装置の第１実施形態の構成及びデータ保護機能について、図１及び図２を用いて説明する。

本発明装置は、メモリセル（データ記憶素子に該当）に不揮発性記憶素子であるフラッシュメモリセルを用いた半導体記憶装置である。図１に示すように、第１実施形態に係る本発明装置１は、メモリアレイ１０、Ｘデコーダ１２、Ｙデコーダ１３、センスアンプ１４、制御回路１５、保護判定回路１６、及び、Ｉ／Ｏ回路１７を備えて構成される。

図１に示す例では、説明の簡単のため、本発明装置１において記憶領域を形成するメモリアレイ１０は、記憶番地が０番地から７番地までの８つの単位データ記憶部１１で構成されているものを想定する。単位データ記憶部１１は夫々語長８ビットのデータを記憶可能であり、１ビットデータを記憶可能なメモリセル（図示せず）が８つ集まって構成される。

０番地から７番地までの全番地の単位データ記憶部１１で１つの消去ブロック（１消去単位）を構成しているため、消去を行うと全番地の単位データ記憶部１１のデータが“ＦＦｈ”となる。本実施形態の場合、この消去後のデータ“ＦＦｈ”が本発明における消去データパターンとなる。

Ｘデコーダ１２とＹデコーダ１３は、アドレス信号で指定された記憶番地に対応する１つの単位データ記憶部１１を選択する。

センスアンプ１４は単位データ記憶部１１から８ビットデータをビット単位で個別に読み出す回路である。本実施形態では、センスアンプ１４は単位データ記憶部１１への８ビットデータをビット単位で個別に書込む回路も含まれる。

Ｉ／Ｏ回路１７は、センスアンプ１４を介して単位データ記憶部１１から読み出されたデータの出力や、センスアンプ１４を介して単位データ記憶部１１へ書込むためのデータ入力を行う。

保護判定回路１６は、センスアンプ１４を介して読み出された単位データ記憶部１１のデータが消去データパターン“ＦＦｈ”の時には、ＷＲＥＮ信号を発生してその単位データ記憶部１１への書込みを許可する。また、読み出されたデータが消去データパターン以外の場合は、ＷＲＰＲＨ信号を発生してその単位データ記憶部１１への書込みを禁止する。

制御回路１５は、ＲＤ信号、ＥＲ信号、ＷＲ信号を発生して、読出し処理、消去処理、書込み処理を制御する。

ＲＤ信号が発生すると、選択している記憶番地に対応する単位データ記憶部１１のデータがセンスアンプ１４を介して読み出され、読み出されたデータはＩ／Ｏ回路１７と保護判定回路１６に送られる。

ＥＲ信号が発生すると、全ての単位データ記憶部１１（メモリアレイ１０）に対して消去が行われ、全番地の単位データ記憶部１１が消去データパターン“ＦＦｈ”となる。

ＷＲ信号が発生すると、書込みデータはＩ／Ｏ回路１７からセンスアンプ１４を介して、アドレス信号にて指定された記憶番地に対応する単位データ記憶部１１に書込まれる。

消去処理では、制御回路１５がＥＲ信号を発生し、全番地の単位データ記憶部１１を消去する。

読出し処理では、制御回路１５がＲＤ信号を発生し、アドレス信号にて指定された記憶番地に対応する単位データ記憶部１１より読み出されたデータが、センスアンプ１４を介してＩ／Ｏ回路１７から出力される。

書込み処理では、制御回路１５は先ずＲＤ信号を発生し、アドレス信号にて指定された記憶番地に対応する単位データ記憶部１１より読み出されたデータが保護判定回路１６に送られる。

保護判定回路１６は、読み出されたデータが消去データパターン“ＦＦｈ”であった場合、ＷＲＥＮ信号を発生して書込みを許可する。ＷＲＥＮ信号が発生すると、制御回路１５はＲＤ信号を解除した後、ＷＲ信号を発生して、アドレス信号にて指定された記憶番地に対応する単位データ記憶部１１への書込みを行う。

保護判定回路１６は、読み出されたデータが消去データパターン以外であった場合、ＷＲＰＲＨ信号を発生して書込みを禁止する。ＷＲＰＲＨ信号が発生すると、制御回路１５はＲＤ信号を解除し、書込み処理を中止する。

本発明装置１において、０番地のデータ更新とその後に０番地への誤書込み信号が発生した場合を想定して、消去を行った後に０番地の単位データ記憶部１１に更新データ“０Ｆｈ”を書込み、その後、誤書込み信号として同じ０番地の単位データ記憶部１１にデータ“Ｆ０ｈ”を書込もうとした場合の動作について、０番地のデータ内容と内部信号の状態を示した図２のタイミングチャートを用いて説明する。

尚、本実施形態における消去操作ではアドレスやデータを指定する必要はなく、図２のタイミングチャートでは「ｕｎｋｎｏｗｎ」と記載している。

先ず、消去処理ではＥＲ信号が発生し、全番地の単位データ記憶部１１が“ＦＦｈ”となる。

次に、０番地の単位データ記憶部１１へのデータ“０Ｆｈ”の書込み処理では、先ず制御回路１５がＲＤ信号を発生し、０番地の単位データ記憶部１１のデータが読み出される。この時、消去データパターン“ＦＦｈ”が読み出されて保護判定回路１６がＷＲＥＮ信号を発生するため、制御回路１５はＲＤ信号を解除した後、ＷＲ信号を発生して０番地の単位データ記憶部１１に“０Ｆｈ”を書込む。

その後の０番地の単位データ記憶部１１へのデータ“Ｆ０ｈ”の書込処理では、先ず制御回路１５がＲＤ信号を発生し、０番地のメモリセルデータが読み出される。この時、データとして“０Ｆｈ”が読み出されて保護判定回路１６がＷＲＰＲＨ信号を発生するため、制御回路１５はＲＤ信号を解除して書込み処理を中止する。この結果、０番地の単位データ記憶部１１の既書込みデータは誤書込みから保護され“０Ｆｈ”を保持する。

（第２実施形態）
次に、本発明装置の第２実施形態の構成及びデータ保護機能について、図３及び図４を用いて説明する。尚、第１実施形態における図１の構成と同じ回路部分及び信号には同じ符号を付して説明する。

本発明装置は、第１実施形態と同様に、メモリセル（データ記憶素子に該当）に不揮発性記憶素子であるフラッシュメモリセルを用いた半導体記憶装置である。図３に示すように、第２実施形態に係る本発明装置２は、メモリアレイ１０、Ｘデコーダ１２、Ｙデコーダ１３、センスアンプ１４、Ｉ／Ｏ回路１７、及び、制御用マイクロコントローラ１８を備えて構成される。

図３に示す例では、説明の簡単のため、本発明装置２において記憶領域を形成するメモリアレイ１０は、記憶番地が０番地から７番地までの８つの単位データ記憶部１１で構成されているものを想定する。単位データ記憶部１１は夫々語長８ビットのデータを記憶可能であり、１ビットデータを記憶可能なメモリセル（図示せず）が８つ集まって構成される。

Ｘデコーダ１２、Ｙデコーダ１３、及び、センスアンプ１４は、第１実施形態に係る本発明装置１のものと同じであるので、重複する説明は割愛する。

Ｉ／Ｏ回路１７は、センスアンプ１４を介して単位データ記憶部１１から読み出されたデータの出力や、制御用マイクロコントローラ１８へ送るための書込みデータの入力を行う。

制御用マイクロコントローラ１８は、ＲＤ信号、ＥＲ信号、ＷＲ信号を発生して、読出し処理、消去処理、書込み処理を制御する。また、Ｉ／Ｏ回路１７からの書込みデータの取込みや、ＤＱ線を通してセンスアンプ１４を介した単位データ記憶部１１との間のデータの読出しや書込みを行う。

ＲＤ信号が発生すると、選択している記憶番地に対応する単位データ記憶部１１のデータがセンスアンプ１４を介して読み出され、読み出されたデータはＩ／Ｏ回路１７と制御用マイクロコントローラ１８に送られる。

ＷＲ信号が発生すると、Ｉ／Ｏ回路１７から制御用マイクロコントローラ１８に取込まれた書込みデータがセンスアンプを介して、アドレス信号にて指定された記憶番地に対応する単位データ記憶部１１に書込まれる。

図４に、制御用マイクロコントローラ１８の動作フローを示す。

先ず、動作が開始すると、実行すべき処理が、読出し、書込み、及び、消去の何れであるかの判断を行う（ステップ＃１００）。

消去処理の場合は、制御用マイクロコントローラ１８がＥＲ信号を発生し、全番地の単位データ記憶部１１を消去する（ステップ＃１０１）。

読出し処理の場合は、制御用マイクロコントローラ１８がＲＤ信号を発生し、アドレス信号にて指定された記憶番地に対応する単位データ記憶部１１より読み出されたデータが、センスアンプ１４を介してＩ／Ｏ回路１７から出力される（ステップ＃１０２）。

書込み処理の場合は、制御用マイクロコントローラ１８は、先ずＲＤ信号を発生しアドレス信号にて指定された記憶番地に対応する単位データ記憶部１１のデータをＤＱ線から読み出す（ステップ＃１０３）。

この読み出したデータが消去データパターン“ＦＦｈ”と一致するかを確認し（ステップ＃１０４）、一致した場合はＲＤ信号を解除し、Ｉ／Ｏ回路１７から取込んだ書込みデータをＤＱ線に出力した後、ＷＲ信号を発生してアドレス信号にて指定された記憶番地に対応する単位データ記憶部１１に対し、該データの書込みを行う（ステップ＃１０５）。ステップ＃１０４において、読み出したデータが消去データパターンと一致しない場合は、ＲＤ信号を解除し、書込み処理を中止する。

（第３実施形態）
次に、本発明装置の第３実施形態の構成及びデータ保護機能について、図５及び図６を用いて説明する。尚、第１または第２実施形態における図１または図２の構成と同じ回路部分及び信号には同じ符号を付して説明する。

フラッシュメモリセル以外の記憶素子を用いた記憶装置の場合でも、特定の消去データパターンを書込む機構を備えることで、上記第１及び第２実施形態と同様のデータ保護が可能となる。第３実施形態に係る本発明装置３は、消去時に単位データ記憶部１１に消去データパターンを書込む機構を備えることにより、上記データ保護を実現する。

図５に示すように、第３実施形態に係る本発明装置３は、メモリアレイ１０、Ｘデコーダ１２、Ｙデコーダ１３、センスアンプ１４、Ｉ／Ｏ回路１７、及び、制御用マイクロコントローラ１８を備えて構成される。

Ｘデコーダ１２とＹデコーダ１３は、制御用マイクロコントローラ１８から出力されるＡＤＲ信号で指定された記憶番地に対応する単位データ記憶部１１を選択する。

制御用マイクロコントローラ１８は、ＲＤ信号、ＷＲ信号、及び、ＡＤＲ信号を発生して、読出し処理、消去処理、書込み処理を制御する。また、Ｉ／Ｏ回路１７からの書込みデータの取込みや、ＤＱ線を通してセンスアンプ１４を介した単位データ記憶部１１との間のデータの読出しや書込みを行う。

ＲＤ信号が発生すると、選択している記憶番地に対応する単位データ記憶部１１のデータがセンスアンプ１４にて読み出され、読み出されたデータはＩ／Ｏ回路１７と制御用マイクロコントローラ１８に送られる。

ＷＲ信号が発生すると、制御用マイクロコントローラ１８からＤＱ線に出力されたデータがセンスアンプ１４を介して、ＡＤＲ信号で指定された記憶番地に対応する単位データ記憶部１１に書込まれる。

図６に、制御用マイクロコントローラ１８の動作フローを示す。

先ず、動作が開始すると、実行すべき処理が、読出し、書込み、及び、消去の何れであるかの判断を行う（ステップ＃２００）。

消去処理の場合は、制御用マイクロコントローラ１８は、ＡＤＲ信号を変えながら０番地から７番地の単位データ記憶部１１を順番に選択していく（ステップ＃２０１〜＃２０３）。その際、ＡＤＲ信号の各番地において、ＷＲ信号を発生して、各番地に対応する単位データ記憶部１１にデータ“００ｈ”を書込む（ステップ＃２０２）。本実施形態ではこの書込みデータ“００ｈ”が消去データパターンとなる。

読出し処理の場合は、制御用マイクロコントローラ１８がＲＤ信号を発生し、ＡＤＲ信号にて指定された記憶番地に対応する単位データ記憶部１１より読み出されたデータが、センスアンプ１４を介してＩ／Ｏ回路１７から出力される（ステップ＃２０４）。

書込み処理の場合は、制御用マイクロコントローラ１８は、先ずＲＤ信号を発生しＡＤＲ信号にて指定された記憶番地に対応する単位データ記憶部１１のデータをＤＱ線から読み出す（ステップ＃２０５）。

この読み出したデータが消去データパターン“００ｈ”と一致するかを確認し（ステップ＃２０６）、一致した場合はＲＤ信号を解除し、Ｉ／Ｏ回路１７から取込んだ書込みデータをＤＱ線に出力した後、ＷＲ信号を発生してＡＤＲ信号にて指定された記憶番地に対応する単位データ記憶部１１に対し、該データの書込みを行う（ステップ＃２０７）。ステップ＃２０６において、読み出したデータが消去データパターンと一致しない場合は、ＲＤ信号を解除し、書込み処理を中止する。

以上、本発明装置の実施の形態について詳細に説明したが、上記各実施形態において、書込みデータを一纏まりとして記憶する単位データ記憶部１１が記憶するデータ長の８ビットは、一例であり、上記実施形態に限定されるものではない。また、記憶領域を形成するメモリアレイ１０のサイズも上記実施形態に限定されるものではない。また、上記第１及び第２実施形態では、消去ブロックが１つの場合を例に説明したが、記憶領域を複数の消去ブロックで形成しても構わない。更に、上記第１及び第２実施形態では、メモリセルに不揮発性記憶素子であるフラッシュメモリセルを用いた半導体記憶装置を想定したが、メモリセルは、フラッシュメモリセルに限定されるものではない。

更に、本発明装置は、別実施形態として、第１または第２実施形態の不揮発性記憶素子で構成されたメモリアレイと第３実施形態のその他の記憶素子で形成されたメモリアレイが混在する形態であっても構わない。

以上、本発明装置によれば、記憶領域の面積を増やすことなく、データ更新時における誤書込みから既書込みデータの保護を行うことが可能となる。

また、消去のみ無効化する機構を備えたフラッシュメモリに本発明のデータ保護機構を適用すると、一度書込みを行った記憶番地に対し、消去や上書きを禁止することができるため、データの追記は行えるが改竄は行えない不揮発性半導体記憶装置を提供することが可能となる。

本発明に係る半導体記憶装置の第１実施形態の回路構成を示すブロック構成図本発明に係る半導体記憶装置の第１実施形態におけるデータ保護機能を説明する内部信号のタイミングチャート本発明に係る半導体記憶装置の第２実施形態の回路構成を示すブロック構成図本発明に係る半導体記憶装置の第２実施形態における制御用マイクロコントローラの動作を説明するフローチャート本発明に係る半導体記憶装置の第３実施形態の回路構成を示すブロック構成図本発明に係る半導体記憶装置の第３実施形態における制御用マイクロコントローラの動作を説明するフローチャート

符号の説明

１，２，３本発明に係る半導体記憶装置
１０メモリアレイ
１１単位データ記憶部
１２Ｘデコーダ
１３Ｙデコーダ
１４センスアンプ
１５制御回路
１６保護判定回路
１７Ｉ／Ｏ回路
１８制御用マイクロコントローラ

Claims

１または複数のデータ記憶素子で構成される単位データ記憶部に記憶されたデータを消去することにより、消去後の前記データが特定の消去データパターンとなる半導体記憶装置において、
前記単位データ記憶部に記憶されたデータが前記消去データパターンとなっていない場合は、当該単位データ記憶部へのデータの書込みを禁止するデータ保護機構を備えていることを特徴とする半導体記憶装置。
１または複数のデータ記憶素子で構成される単位データ記憶部に記憶されたデータを消去することにより、消去後のデータを特定の消去データパターンとする消去機構と、
前記単位データ記憶部に記憶されたデータが前記消去データパターンとなっていない場合は、当該単位データ記憶部へのデータの書込みを禁止するデータ保護機構と、を備えていることを特徴とする半導体記憶装置。
前記データ記憶素子が、不揮発性記憶素子で構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。