KR100928735B1 - 메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치 - Google Patents

메모리 디바이스에서 소프트 프로그램 검증을 위한 방법및 장치 Download PDF

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Abstract

방법들과 장치들은 메모리 디바이스(10)에서의 하나 이상의 메모리 셀(20)들의 소프트 프로그래밍을 검증하는 것에 대해서 개시한다. 방법(300)들은 전압원(130)을 코어셀 게이트(26)에 제공하는 것, 그리고 조정된 전압원(130)에서의 오버슈트(164)가 진정된 후 셀(20)의 소프트 프로그래밍을 검증하는 것을 포함한다. 또한 소프트 프로그램 검증 동작 동안 셀 게이트(26)에 조정 전압원(130)을 제공하는 논리 회로(140), 및 제 1 전압(130)이 조정 전압원(130)으로부터 게이트(26)에 가해질 때 셀(20)의 소프트 프로그래밍을 검증하기 위한 센서(150)를 가지는 메모리 디바이스들(10)이 개시된다. 논리 회로(140)는 전압원(130)의 오버슈트(164)가 진정된 후 소프트 프로그래밍을 검증하기 위한 센서(150)에 소프트 프로그램 검증 신호를 제공한다.
오버슈트, 검증

Description

메모리 디바이스에서 소프트 프로그램 검증을 위한 방법 및 장치{METHOD AND APPARATUS FOR SOFT PROGRAM VERIFICATION IN A MEMORY DEVICE}
본 발명은 일반적으로 메모리 시스템들에 관한 것이며 더욱 구체적으로는 반도체 메모리 디바이스들의 소프트 프로그래밍을 검증하기 위한 장치 및 방법들에 관한 것이다.
플래쉬 및 다른 형태의 전자 메모리 디바이스들은 데이타를 저장하며, 그것에 대한 액세스를 개별적으로 제공하는 수천 또는 수백만의 메모리 셀들로 구성된다. 전형적인 메모리 셀은 비트로서 지칭되는 단일 2진 피이스의 정보를 저장하며, 이 비트는 두개의 가능한 상태들중 하나를 갖는다. 가장 최근에는, 이중 비트 메모리 셀 아키텍쳐들이 도입되었으며, 여기서 각 셀은 2비트의 데이타를 저장할 수 있다. 셀들은 일반적으로 8개의 셀들을 포함하는 바이트들 또는 16개 또는 그 이상의 셀들을 포함하는 워드 등과 같은 다수의 셀 유닛들로 되지만, 통상 8의 배수의 셀로 구성된다. 이러한 메모리 디바이스 아키텍쳐들에서의 데이타 저장은 때때로 셀들을 프로그래밍하는 것으로 지칭되는, 특정 세트의 메모리 셀들에 대한 기입에 의해 수행된다. 셀들로부터의 데이타 검색은 판독 동작에서 실행된다. 프로그래밍과 판독 동작들에 부가하여, 메모리 디바이스에서의 셀들의 그룹은 소거될 수 있고, 그룹의 각 셀은 공지된 상태로 프로그램된다.
각각의 셀들은 바이트들 또는 워드들과 같은 개별적으로 어드레스 가능한 유닛들 또는 그룹들로 구성되고, 판독, 프로그램, 또는 소거 동작들을 위해서 이런 유닛들 또는 그룹들은 어드레스 복호 회로를 거쳐서 액세스되며, 이런 동작들은 특정 바이트 또는 워드내의 셀들상에서 수행될 수 있다. 각각의 메모리 셀들은 전형적으로 1비트의 데이터를 저장하기 위한 반도체 구조를 구비한다. 예를 들어, 많은 통상적인 메모리 셀들은 정보의 2진 피이스가 전기적 전하의 형태로 보유될 수 있는 트랜지스터와 같은 MOS(metal oxide semiconductor) 디바이스를 구비한다. 메모리 디바이스는 원하는 동작을 달성하기 위해서 오퍼레이트되는 셀들에 전압을 제공하기 위한 회로 뿐만 아니라, 이런 바이트들 또는 워드들을 어드레스하기 위해 적합한 복호 및 그룹 선택 회로를 구비한다.
소거, 프로그램, 및 판독 동작들은 공통적으로 셀의 어떤 단자들에 적합한 전압을 가하여 수행된다. 소거 또는 프로그램 동작에서, 전압은 메모리 셀에 저장되는 전하의 변경을 초래하도록 공급된다. 판독 동작에서, 적합한 전압을 가하여 전류가 셀에 흐르도록 초래하며, 이런 전류의 양은 셀에 저장된 데이타 값을 나타낸다. 메모리 디바이스는 결과적인 셀 전류를 감지하기 위한 적합한 회로를 포함하여, 메모리 디바이스에 저장된 데이타를 결정하게 하며, 그후 이 데이타는 메모리 디바이스가 채용된 시스템의 다른 디바이스들에 액세스하기 위해서 디바이스의 데이타 버스 단자들에 제공된다.
플래쉬 메모리는 전력없이도 재기입될 수 있고 콘텐츠를 보유할 수 있는 전기적 메모리 매체의 임의의 형태이다. 일반적으로 플래쉬 메모리 디바이스들은 100K로부터 10MEG 기입 사이클에 이르는 라이프(life)를 가진다. 단일 바이트가 소거될 수 있는 DRAM(dynamic random access memory)과 SRAM(static random access memory) 메모리 칩들과는 다르게, 플래쉬 메모리는 전형적으로 고정된 다중-비트 블록들 또는 섹터들에서 소거되거나 기입된다. 통상적인 플래쉬 메모리들은 정보의 단일 비트가 각 플래쉬 메모리 셀에 저장된 셀구조로 구성된다. 이런 단일 비트 메모리 아키텍쳐들에서, 각 셀은 전형적으로 채널 상의 적층형 게이트 구조 뿐만 아니라, 소스, 드레인, 및 기판 또는 P-웰(well)에서 채널을 가지는 MOS 트랜지스터 구조를 포함한다. 적층형 게이트는 P-웰의 표면상에 형성된 얇은 게이트 절연층(때때로 터널 산화물(tunnel oxide)로 지칭됨)을 더 포함할 수 있다. 적층형 게이트는 또한 터널 산화물 상의 폴리실리콘 부동 게이트(floating gate) 및 부동 게이트 상의 인터폴리(interpoly) 절연층을 구비한다. 인터폴리 절연층은 두개의 산화물층사이에 질화물층이 있는 ONO(oxide-nitride-oxide)층과 같은 다중층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트가 인터폴리 절연층 위에 있다.
제어 게이트는 전형적인 NOR 구성에서 이런 셀들의 섹터들을 형성하기 위해 이런 셀들의 로우(row)와 관련된 워드라인에 연결된다. 또한, 셀들의 드레인 영역들은 전도성 비트라인에 의해서 함께 연결된다. 셀의 채널은 적층형 게이트 구조에 의해 채널에서 나타난 전기장에 따라 소스 및 드레인간에 전류를 흐르게 한다. NOR구성에서, 단일 칼럼(column) 내의 트랜지스터들의 각 드레인 단자는 동일한 비트라인에 연결된다. 또한, 주어진 비트라인과 관련된 각 플래쉬 셀은 상이한 워드라인에 연결된 적층형 게이트 단자를 가지며, 반면에 배열에서의 모든 플래쉬 셀들은 공통 소스 단자에 연결된 소스 단자들을 가진다. 동작에서, 각각의 플래쉬 셀들은 각 비트 라인과 워드 라인을 거쳐서 프로그래밍(기입), 판독 또는 소거 기능들에 대한 주변 복호기와 제어 회로를 사용하여 어드레스된다.
임의의 플래쉬 메모리 셀을 프로그래밍하는 것은 전형적으로 CHE(채널 핫 전자: channel hot electron)에 의해서, 소스 영역을 접지하는 것, 제어 게이트에 상대적으로 높은 포지티브 전압을 가하는 것, 및 높은 에너지 또는 핫 전자들을 발생시키기 위해 드레인에 중간 전압(moderate voltage)을 가하는 것에 의해 이루어지며, 셀의 유효한 문턱 전압이 여타의 후속 판독 동작 동안 채널영역을 흐르는 전류를 충분히 억제할 수 있는 프로그램된 문턱 전압으로 상승할 때까지 이 핫 전자들은 부동 게이트에 축적된다. 특히, 판독 모드에서, 상대적으로 낮은 포지티브 전압이 드레인에 가해지고, 중간 전압이 제어 게이트에 가해지며 소스는 접지된다. 그결과 전류의 크기는 감지되어, 셀이 프로그램되었는지 또는 소거되었는지 여부를 확증할 수 있게 된다.
플래쉬 셀들을 소거하는 것은 부동 게이트 및 소스사이(예를 들어, 소스 소거 또는 네거티브 게이트 소거), 또는 부동 게이트 및 기판사이(예를 들어, 채널 소거)의 Fowler-Nordheim 터널링 현상을 사용하여 이루어진다. 소스 소거 동작에서, 높은 포지티브 전압(예를 들어, 거의 12V)이 소스에 제공되고, 게이트와 기판은 접지되며 드레인은 플로팅(floating)된다. 네거티브 게이트 소거 동작에서는, 소스에 중간의 포지티브 전압(예를 들어, 5V 또는 VCC)을 제공하고, 드레인을 플로팅시키고, 기판을 접지시키며, 그리고 게이트에 네거티브 전압(예를 들어, -10V)을 가한다. 채널 소거 동작에서는, 높은 포지티브 전압을 기판에 인가하고, 게이트를 접지하며, 소스 및 드레인을 플로팅 상태로 하여 둔다.
메모리 셀들의 섹터가 소거되면, 소거 확증 동작은 실질적으로 섹터의 각 셀들의 바람직한 소거를 확립하기 위해 수행된다. 따라서, 소프트 프로그래밍이 채용되고, 적은 양의 전하가 셀에 주입되어 셀에 대한 반복된 소거로 나타난 과잉 소거상태를 수정하거나 또는 완화시키도록 한다. 소프트 프로그래밍동안 주입된 전하의 양은 셀을 과도하게 프로그램하지 않도록 제어되어, 그 결과로 소프트 프로그래밍 동작 직후에 수행된 소프트 프로그램 검증 동작 후에도 소거 검증을 패스(pass)할 수 있게 된다.
소프트 프로그램 검증 동작들이 이루어지는 동안, 메모리 디바이스에서 내부적으로 발생된 전압원에 의해 포지티브 전압이 셀의 게이트 단자에 제공된다. 하지만, 만약 이런 전압원이 불안정한 게이트 전압을 제공하거나 또는 (예를 들어, 오버슈트에 기인하여) 전압 레벨이 너무 높다면, 비정상적인 소프트 프로그램 검증 결과들이 얻어질 수 있다. 예를 들어, 바람직하지 못하게 소거된 또는 과잉 소거된 셀들이 양호한 것으로 식별될 수 있고, 그리고/또는 바람직하게 소거된 셀들이 좋지 않은 것으로 식별될 수 있다. 메모리 디바이스 밀도가 지속적으로 증가함에 따라, 각 동작(예를 들어, 판독, 기입, 소거, 소프트 프로그램 검증, 등)을 위해서 여러가지 셀 단자들(예를 들어, 게이트, 드레인, 소스 등)에 대한 전용 전압원들을 제공하는 것은 어렵고 비용절감되지 않을 수 있다. 하지만, 이런 동작들 동안 여러 가지 단자들의 임피던스 특성들은 단일 전압원을 이런 변경된 태스크들에 공급하는 것을 어렵게 한다. 따라서, 상이한 동작 동안 전압원이 상이한 셀 단자에 채용될 수 있고, 반면에 높거나 또는 불안정한 소프트 프로그램 검증 게이트 전압 레벨들에 관련된 비정상적인 결과들을 감소시키거나 또는 피할 수 있는 방법들과 장치들에 대한 필요성이 존재한다.
이하 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위해서 간단한 요약이 기술된다. 이 요약은 본 발명의 광범위한 개요는 아니다. 본 발명의 비결(key) 또는 중요 요소들을 식별하거나 또는 본 발명의 범위를 기술하려고 의도한 것은 아니다. 이것의 주요 목적은 이후 기술되는 더욱 상세한 기술에 대한 전조로서 본 발명의 일부 개념들을 간단한 형태로 나타내려는 것이다.
본 발명은 메모리 디바이스에서 하나 이상의 셀들의 소프트 프로그래밍을 검증하기 위한 방법들 및 장치들에 관한 것이며, 이런 방법들 및 장치들은 소프트 프로그램 검증동안 게이트 전압을 가할 때 드레인 펌프 또는 다른 전압원의 사용을 허여한다. 본 발명은 이중 비트 메모리 셀 아키텍쳐들 뿐만 아니라 단일 비트(예를 들어, 적층형 게이트)와 관련된 응용을 제공하게 된다. 본 발명의 일 양상에서, 방법들은 전압원을 코어 셀 게이트에 제공하는 것, 및 조정 전압원에서 오버슈트가 진정된 후에 소프트 프로그래밍을 검증하는 것을 포함하며, 그래서 높거나 또는 불안정한 게이트 전압과 관련된 역효과들을 완화하거나 피할 수 있다. 이 기술은 소프트 프로그램 검증 또는 다른 동작들 동안 이런 전압원들이 초기의 오버슈트 또는 불안정성을 겪을 지라도, 셀 게이트에 전압을 제공하기 위해서 플래쉬와 다른 유형의 메모리 디바이스들(예를 들어, 단일 스테이지 펌프 회로들, 다중 스테이지 펌프들 등)에서 이용되는 많은 상이한 전압원 형태들의 사용을 허여하도록 채용될 수 있다.
본 발명의 다른 양상은 소프트 프로그램 검증 동작 동안 코어 셀 게이트에 조정 전압원을 제공하는 논리 회로와, 제 1 전압(예를 들어, 약 2.7V)이 조정 전압원으로부터 게이트로 가해질 때, 셀의 소프트 프로그래밍을 검증하기 위한 센서를 가지는 메모리 디바이스들이 제공된다. 소프트 프로그래밍의 바람직한 검증을 확립하기 위해서, 예컨대 전압원이 초기에 조정값(예를 들어, 일 실시예에서 약 4V)으로 상승한 후에 일정 시간동안 대기하는 것처럼, 조정 전압원의 오버슈트가 진정된 후 논리 회로는 소프트 프로그래밍을 검증하기 위해 센서에 소프트 프로그램 검증 신호를 제공한다. 예를 들어, 검증이 수행된 때에 바람직한 레벨의 안정적인 게이트 전압이 가해져 여타의 간섭 오버슈트(intervening overshoot)를 감소(예를 들어 진정시킴)시키기 위한 조정을 허여하기 위해서, 지연 또는 대기 시간은 전압원이 조정 레벨로 상승한 후 논리 회로에 의해 확립될 수 있다.
따라서, 본 발명은 소프트 프로그램 검증 동작들이 이루어지는 동안 게이트 전압을 제공할 때, 예컨대 드레인 펌프와 같은 다양한 전압원들의 사용을 허여한다. 예를 들어, 드레인 펌프가 프로그래밍동안 드레인에 대한 연결을 위해 대안적으로 사용되는 경우, 이런 펌프는 상대적으로 큰 양의 전류(예를 들어, 2mA)를 가할 수 있다. 비록 소프트 프로그램 검증 동작은 드레인 펌프로부터 코어 셀의 게이트 및 기준 셀의 게이트로 전압들을 분할하는 저항을 사용하여 게이트 전압 오버슈트로 나타날 수 있지만, 본 발명은 이런 오버슈트가 진정될 때까지 소프트 프로그램 검증을 수행하는 것을 대기시키게 한다. 이것은 셀이 현재 소프트 프로그램 검증 모드에 있는지, 그리고 전압원(예를 들어, 드레인 펌프)레벨이 조정 레벨(예를 들어, 약 4V) 이상으로 상승했는지를 검증하는 시스템 또는 논리 회로를 사용하여 달성될 수 있다. 그후, 논리 회로는 예를 들어 일정 시간(예를 들어, 약 200ns 이상과 500ns 이하, 예컨대 약 400ns)에 의해, 관련된 센서에 대한 소프트 프로그램 검증 신호의 제공을 지연시킨다. 이 대기 주기는 타이머들 또는 다른 회로를 이용하여 구현될 수 있고, 그러므로 바람직한 소프트 프로그램 검증이 용이해진다.
본 발명의 다른 양상은 메모리 디바이스에서 소프트 프로그래밍을 검증하기 위한 방법들을 제공하고, 소프트 프로그램 검증 동작 동안 전압 분배기를 거쳐서 셀 게이트에 조정된 전압원이 제공되며, 조정된 전압원이 진정된 후에 센서를 사용하여 코어 셀의 소프트 프로그래밍이 검증된다. 검증은 전압원이 어떤 전압, 예컨대 조정 전압(예를 들어, 일 실시예에서 약 4V) 보다 큰 경우로 상승된 후에 일정 시간 주기(예를 들면, 400ns)를 대기하는 것, 및 일정 시간 주기후 센서를 사용하여 셀과 관련된 전류를 감지하는 것을 포함할 수 있다.
대기 시간 주기는 조정된 전압원이 제 2 전압보다 더 큰 값을 가지는 경우 제 1 회로를 사용하여 제 1 신호를 생성하는 것, 제 1 신호에 따라 제 2 회로를 사용하여 일정 시간의 제 1 대기 신호 표시를 발생시키는 것, 타이머 회로를 사용하여 제 1 신호 후에 일정시간의 제 2 대기 신호를 제공하는 것, 및 제 2 대기 신호에 따라 센서에 소프트 프로그램 검증 신호를 상태 머신(state machine)을 사용하여 제공하는 것에 의해 구현될 수 있다. 따라서, 본 발명은 메모리 회로들의 디자인에서 융통성을 제공하여, 오버슈트 문제점들을 겪고 있는 전압원들이 소프트 프로그램 검증 게이트 전압들을 제공할 때 성공적으로 채용될 수 있다. 이전의 그리고 관련된 목적들의 달성을 위해서, 이하 기술 및 첨부 도면들은 본 발명의 예시적인 양상들 및 구현들을 상세하게 기술한다. 이런 것들은 본 발명의 원리들이 채용될 수 있는 여러 방법들의 단지 일부의 표시이다. 본 발명의 다른 목적들, 장점들, 및 새로운 피쳐(feature)들은 도면들과 관계하여 생각할 때, 본 발명의 이하 상세한 기술로부터 명백해진다.
도 1은 임의의 메모리 디바이스의 예시적인 레이아웃을 개략적으로 도시하는 평면도.
도 2는 NOR-형 메모리 회로의 예시적인 코어 부분을 도시하는 개략적인 도면.
도 3은 본 발명의 양상들로 구현될 수 있는 통상적인 적층형 게이트 메모리 셀을 도시하는 부분적인 단면도.
도 4는 본 발명의 여러가지 양상들에서 수행될 수 있는 예시적인 4 단계 섹터 소거 동작을 도시하는 흐름도.
도 5는 본 발명의 소프트 프로그래밍을 검증하기 위해서 예시적인 메모리 셀의 일부 및 시스템의 개략적인 측면도.
도 6은 드레인 펌프를 사용하여 도 5의 셀에 게이트 전압을 가할 때 전압 오 버슈트를 나타내는 그래프.
도 7은 본 발명에 따라 메모리 코어 셀에서 소프트 프로그래밍을 검증하기 위한 시스템의 예시적인 일 실시예를 도시하는 개략도.
도 8은 도 7의 회로를 더 상세하게 도시하는 개략도.
도 9는 도 7과 도 8의 회로를 더 상세하게 도시하는 개략도.
도 10은 도 7 내지 도 9의 회로와 관련된 신호들을 도시하는 타이밍도.
도 11은 본 발명의 다른 양상에 따라 메모리 디바이스에서 소프트 프로그래밍을 검증하는 예시적인 방법을 도시하는 흐름도.
본 발명은 도면들을 참조하여 기술되고, 유사한 도면 참조 번호는 유사한 요소들을 지칭하기 위해 사용된다. 본 발명은 플래쉬 메모리 디바이스에서 메모리 셀들의 소프트 프로그래밍을 검증하기 위한 방법들과 장치에 관한 것이다. 본 발명은 소프트 프로그래밍 후에 메모리 셀들의 상태를 검증할 때 특별히 유용함을 나타내며, 상대적으로 높은 전류 용량을 갖는 전압원(예를 들어, 드레인 펌프 또는 다른 전압원)은 셀에 대한 게이트 전압을 제공하도록 유익하게 채용되고, 그런 점에서 CHE 프로그래밍 동안 충분한 전류를 제공하도록 일반적으로 드레인 펌프가 사용된다.
도 1과 도 2에서, 반도체 메모리 디바이스들은 전형적으로 기판상에서 또는 기판내에서 다수의 개별적인 컴포넌트(component)들을 포함한다. 이런 디바이스들은 종종 고밀도부와 저밀도부를 포함한다. 예를 들어, 도 1에서 도시된 바와 같이, 플래쉬 메모리(10)와 같은 메모리 디바이스는 단일 기판(16)상에 하나 이상의 고밀도 코어 영역들(12)과 저밀도 주변 부분(14)을 포함한다. 고밀도 코어 영역들(12)은 전형적으로 각각의 어드레스 지정가능한, 실질적으로 동일한, 메모리 셀들중 적어도 하나의 M×N 배열을 구비하고, 저밀도 주변 부분(14)은 전형적으로 각각의 셀들을 선택적으로 (예컨대, 프로그래밍, 판독 또는 소거처럼 셀의 디자인된 동작들을 용이하게 하기 위해 선택된 셀들의 소스, 게이트 및 드레인을 소정의 전압들 또는 임피던스들로 연결하기 위한 복호기들처럼) 어드레싱하기 위한 회로와 입력/출력(I/O)회로를 포함한다.
코어 영역(12)내의 메모리 셀들은 도 2에 도시된 NOR 구성과 같은 회로구성에서 함께 연결된다. 각 메모리 셀(20)은 드레인(22), 소스(24), 및 적층 게이트(26)를 가진다. 각 적층 게이트(26)는 워드라인(WL0, WL1,...WLN)에 연결되고, 반면에 각 드레인(22)은 비트라인(BL0, BL1,...BLN)에 연결된다. 또한, 각 소스(24)는 접지된다. 주변 복호기 및 제어 회로(도시 않됨)를 사용하여, 각 메모리 셀(20)은 프로그래밍, 판독, 소거, 소프트 프로그래밍, 및/또는 검증 기능들을 위해서 어드레스 지정될 수 있다.
도 3은 도 1과 도 2의 코어 영역들에서 발견될 수 있는 바와 같이, 단일 비트(예를 들어, 적층 게이트) 메모리 셀(20)의 단면도를 보여준다. 비록 단일 비트형 셀이 이하 예시의 목적을 위해 짧게 기술되지만, 본 발명은 이중 비트 셀들과 다른 플래쉬 메모리 셀 아키텍쳐들에 동등하게 적용될 수 있고, 이런 대안물들은 본 발명의 범주내에 속하는 것으로 생각된다. 이런 메모리 셀(20)은 전형적으로 기판(30)에서의 소스(24), 드레인(22)과 채널(28), 및 채널(28) 상의 적층 게이트 구조(26)를 포함한다.
적층 게이트(26)는 기판(30) 표면상에 형성된 얇은 게이트 절연층(32)(보통 터널 산화물로 지칭)을 구비한다. 터널 산화물층(32)은 실리콘 기판(30)의 상부 표면의 일부분을 덮고, 채널(28)의 바로 위의 다른 복수층의 배열을 지지한다. 적층 게이트(26)는 예컨대 도핑된 다결정 실리콘(폴리실리콘 또는 폴리Ⅰ)과 같은 최하부 또는 제 1 막층(38)을 구비하며, 이 층은 터널 산화물(32) 상의 부동 게이트(38)로서 작용한다. 상기 강조된 트랜지스터(20)의 여러 부분들은 도 3에서의 스케일로 도시된 것이 아니고, 오히려 예시의 편리함과 디바이스 동작의 이해를 용이하게 하기 위한 것으로서 도시된 것임에 주목해야 한다.
전술한 폴리Ⅰ층(38)의 위는 인터폴리 절연층(40)이다. 인터폴리 절연층(40)은 두개의 산화물층들사이에 질화물층이 위치하는 ONO(oxide-nitride-oxide)층과 같은 다층 절연체이거나, 또는 대안적으로 탄탈 5 산화물(tantalum pentoxide)과 같은 다른 절연층이 될 수 있다. 마지막으로, 적층 게이트(26)는 ONO층(40) 상의 폴리실리콘 제어 게이트로서 작용하는 상부 또는 제 2 폴리 실리콘층(폴리Ⅱ)(44)을 포함한다. 주어진 로우에 형성된 각 셀(20)들의 제어 게이트(26)들은 셀들의 로우와 관련된 공통 워드라인(WL)을 공유한다(도 2를 참조). 또한, 상기 강조한 바와 같이, 세로 칼럼의 각 셀들의 드레인 영역(22)들은 전도성 비트 라인(BL)에 의해 함께 연결된다. 적층 게이트 구조(26)에 의해 채널(28)에서 전개된 전기장에 따라 셀(20)의 채널(28)은 소스(24)와 드레인(22)간에 전류를 흐르게 한다.
메모리 셀(20)은 상대적으로 높은 전압을 제어 게이트(38)에 가하는 것과 중간의 높은 전압을 드레인(22)에 가하는 것에 의해 프로그램되어, 드레인(22)에 근접한 채널(28)에서 "핫(hot)"(높은 에너지) 전자들을 발생하도록 한다. 핫 전자들은 터널 산화물(32)을 거쳐서 부동 게이트(38)로 가속되고, 부동 게이트(38)는 절연체들(인터폴리 절연체(40)와 터널 산화물(32))에 의해 둘러싸여 있기 때문에 이 전자들은 부동 게이트(38)에서 트랩(trap)된다. 트랩된 전자들의 결과로서, 메모리 셀(20)의 문턱 전압은 증가한다. 트랩된 전자들에 의해 증가된 메모리 셀(20)의 문턱전압(그리고, 그것에 의한 채널 컨덕턴스)에서의 이러한 변화는 메모리 셀(20)을 프로그램되도록 초래하는 것이다.
메모리 셀(20)을 판독하기 위해서, 프로그램되지 않은 메모리 셀의 문턱 전압보다는 크지만 프로그램된 메모리 셀의 문턱 전압보다는 낮은 소정의 게이트 전압이 제어 게이트(26)에 가해진다. 만약 메모리 셀(20)이 도통하면(예를 들어, 셀에서 감지된 전류가 최소 값을 초과함), 메모리 셀(20)은 프로그램되지 않는다(따라서, 메모리 셀(20)은 제 1 논리 상태, 예를 들어 "1"에 있게 된다). 반대로, 만약 메모리 셀(20)이 도통하지 않으면(예를 들어, 셀을 지나는 전류가 문턱값을 초과하지 않음), 메모리 셀(20)은 프로그램된다(따라서, 메모리 셀(20)은 제 2 논리 상태, 예를 들어 "0"에 있게 된다). 따라서, 각 메모리 셀(20)은 프로그램되었는지 여부를 결정하기 위해서 (그리고 메모리 셀(20)의 데이타의 논리 상태를 식별하기 위해서) 판독될 수 있다.
메모리 셀(20)을 소거하기 위해서, 상대적으로 높은 전압이 소스(24)에 가해지고 게이트(26)는 네거티브 전압으로 유지되며, 반면에 드레인(22)은 플로트되도록 허여된다. 이런 상태들에서, 터널 산화물(32)을 거쳐서 부동 게이트(38)와 소스 영역(24)사이에 강한 전기장이 전개된다. 부동 게이트(38)에서 트랩된 전자들은 소스 영역(24) 상의 부동 게이트(38)의 일부분으로 흐르고 밀집(cluster)되며, Fowler-Nordheim 터널링 현상에 의해 부동 게이트(38)로부터 나와서 터널 산화물(32)을 거쳐 드레인 영역(22)으로 흐르게 된다. 결론적으로, 부동 게이트(38)로부터 전자들이 제거됨에 따라, 메모리 셀(20)은 소거된다.
도 4에서, 메모리 셀들의 섹터들이 소거되면, 섹터에서 각 셀들의 바람직한 소거를 확신하기 위해서 소거 검증 동작이 후속적으로 수행된다. 그후, 소프트 프로그래밍이 적용되어, 작은 양의 전하가 셀로 주입되어 셀의 반복된 소거로 나타난 과잉 소거 상태들을 완화시키거나 수정하게 한다. 셀들의 소프트 프로그래밍과 소프트 프로그램 검증 후에 소거 검증을 실패하지 않도록, 소프트 프로그래밍동안 주입된 전하의 양이 제어된다. 소프트 프로그램 검증 동작 동안, 중간의 포지티브(moderate positive)한 전압들이 게이트와 드레인에 인가되고 반면에 소스는 접지(예를 들어, VSS에 연결)되며 소거 및 소프트 프로그래밍의 성공을 검증하기 위해 그 결과의 전류가 감지된다. 예를 들어, 도 3의 적층 게이트 셀(20)의 소프트 프로그래밍 검증을 수행할 때, 게이트(26)에는 약 2.7V가 공급될 수 있고 드레인(22)에는 1.2V가 공급되며, 반면에 소스(24)는 접지된다.
단계(72)에서 시작되는 예시적인 섹터 또는 블록 소거 동작(70)이 예시되어 있고, 이 동작은 단일-비트 및/또는 이중비트형 메모리 셀 아키텍쳐들과 관련하여 사용될 수 있다. 단계(74)의 제 1의 사전 프로그래밍(pre-programming) 단계에서, 섹터의 각 셀의 소거를 달성하기 위해 배열 또는 메모리 섹터의 각 비트는 공지된 상태로 사전 프로그램된다. 제 2 단계인 단계(76)에서, 메모리 섹터에서의 각 셀의 바람직한 소거를 검증하기 위해 제 1 소거 검증 동작이 수행된다. 그후, 소거 동작, 및 제 2 소거 검증 동작이 계속된다. 그후, 제 3 단계인 단계(78)에서, 소프트 프로그래밍 동작이 수행되며, 이어서 소프트 프로그램 검증 동작이 수행됨과 아울러 동작(70)이 단계(80)에서 종료하기에 앞서 섹터내의 셀들의 과잉소거를 방지하기 위해서, 또 다른 소프트 프로그램 검증 동작이 수행된다.
디바이스(10)와 관련된 다양한 동작들(예를 들어, 검증, 프로그램, 소거, 판독)을 수행하도록, 적합한 전압들이 메모리 디바이스(10)의 셀(20)들의 여러 단자들(예를 들어, 소스, 드레인, 및 게이트)에 가해져야만 한다. 도 5에서, 본 발명의 양상에 따라서, 셀(20)을 소거, 소프트-프로그래밍, 및/또는 검증하기 위한 시스템(102)과 함께 예시적인 메모리 셀(20)(도 3)이 단면도로 도시되어 있다. 시스템(102)은 제 1 단자(132)와 제 2 단자(134)를 가지는 조정 전압원(130)을 포함하며, 이 조정 전압원은 제 1 단자(132)와 제 2 단자(134)에 개별적으로 연결된 스위칭 디바이스들(136 및 138)(예를 들어, 복호 회로)을 거쳐서 소스(24), 드레인(22), 및 게이트(26)중 2개에 전압을 선택적으로 가한다. 또한, 조정 전압원(130)은 포지티브 또는 네거티브 전압들을 단자들(132 및 134)중 하나 또는 모두에 선택적으로 가할 수 있으며, 그래서 예컨대 조정 전압원(130)은 단자들(132 및/또는 134)에 선택적으로 연결될 수 있는 포지티브 및/또는 네거티브 전하 펌프들 등과 같은 다수의 컴포넌트 전압원들을 포함한다.
예를 들어, 전압원(130)은 셀(20)의 프로그래밍동안 드레인 단자(22)에 연결시키기 위한 조정 드레인 펌프(131)를 포함한다. 도시된 구현에서, 드레인 펌프(131)는 약 4V의 조정 전압을 제공하도록 동작할 수 있는 4단 펌프 회로이다. 메모리 디바이스의 공간, 복잡성, 및 비용을 절약하기 위해, 소프트 프로그램 검증동안 게이트(26)에 전압을 공급할 때 드레인 펌프(131)로부터 분할된 전압을 채용하는 것이 바람직할 수 있다. 도 7에 관해서 이하 더 기술되고 도시되는 바와 같이, 조정 전압(VPROG)(예를 들어 약 4V)은 저항형 전압 분배기(resistive voltage divider) 네트워크를 거쳐서 코어 셀 게이트에 제공될 수 있고, 그래서 소프트 프로그램 검증 동작 동안 게이트 전압은 약 2.7V이다. 하지만, 드레인 펌프(131)는 CHE 프로그래밍 동작들동안 드레인(22)과 관련된 상기 사용을 위해서 전압 뿐만 아니라, 약 3mA까지의 전류를 제공한다. 이러한 전류 공급 능력때문에, 소프트 프로그램 검증 동작 동안 더 높은 임피던스의 게이트 단자(26)에 드레인 펌프(131)를 연결시키는 것은 게이트(26)에서 전압의 오버슈트를 나타낼 수 있고, 그리고 필연적으로 비정상적인 소프트 프로그램 검증 결과들로 나타날 수 있다.
스위칭 디바이스들(136 및 138)은 개별적으로 제어 라인들(142 및 144)을 통해서 논리 디바이스(140)에 의해 제어되고, 여기서 스위칭 디바이스들(136 및 138)은 반도체 트랜지스터들, 게이트들, 또는 다른 형태의 스위칭 디바이스들이 될 수 있다. 시스템(102)은 소프트 프로그램 검증 동작들동안 드레인(22)에 연결된 제 1 단자(152)를 가지는 DC전류 센서/캐스코드 전류 대 전압 증폭기(150)를 더 포함한다. 전류 센서(150)는 공통 또는 접지 연결된 제 2 단자(158)를 더 구비한다. 전류 센서(150)는 또한 검사중의 셀들에 관하여 "온-칩(on-chip)"의 감지 증폭 회로(도시 않됨)를 구비할 수 있다.
따라서, 논리 디바이스 또는 회로(140)는 전압원(130)과 스위칭 디바이스들(136 및 138)을 거쳐서 메모리 셀(20)의 여러 단자들(예를 들어, 게이트(26), 드레인(22), 소스(24))에 (예컨대, 포지티브, 네거티브, 또는 접지) 전압들의 공급을 선택적으로 제공하고, 그리고 선택적으로 프로그램, 소프트 프로그램, 소거, 판독, 및/또는 셀(20)의 소프트 프로그래밍 또는 소거의 검증을 위해, 센서(150)와 스위칭 디바이스(154)를 사용하여 셀(20)과 관련된 전류를 선택적으로 측정 또는 감지한다. 논리 회로(140)는 검사중인 메모리 셀들에 관하여 "온-칩"으로 배치한다. 또한, 셀(20)은 NOR 형태의 구성(예를 들어, 이런 셀들의 로우와 관련된 공통 워드 라인에 의해 함께 연결된 셀(20)의 각 게이트(26)들과 함께)에서 다른 셀들(도시 않됨)과 연결될 수 있다. 따라서, 시스템(102)은 개별적으로 전압들을 가하고/또는 다른 셀들(도시 않됨)과 관련된 전류들을 측정하기 위한 회로를 더 포함할 수 있다.
도 6과 도 7에서, 드레인 펌프(131)는 소프트 프로그램 검증(예를 들어, 도 4의 블록(78)에서) 동안 저항들(R1 및 R2)을 포함하는 예컨대, 전압분배기 네트워크에 조정 전압(VPROG)(예를 들면, 약 4V의 직류)을 제공한다. 그후 스위칭 디바이스(136)를 사용하여 약 2.7V의 분할 전압이 코어 셀(20)의 게이트(26)에 제공된다. 하지만, 도 6에 도시된 바와 같이, (예를 들어, 스위치(136)의 닫힘에 의한) 게이트 단자(26)에 대한 드레인 펌프(131)의 연결은 드레인 펌프(131)가 충전을 시작한 후에 전압(VPROG)(160)의 오버슈트(162)로 나타나며, 예컨대 여기서 오버슈트(162)는 4.0V의 조정값보다 약 0.5 내지 0.7V 높게 될 수 있다. 또한, 드레인 펌프(131)의 조정이 VPROG(160)를 4V의 조정 레벨로 또는 4V 정도의 가용허용대내로 복귀되기 전에 오버슈트(162)는 시간(164) 동안 지속될 수 있다. 여기서 오버슈트(162)는 소프트 프로그램 검증 동작 동안 불리한 결과들을 초래할 수 있고, 본 발명은 소프트 프로그램 검증을 초기화하기 전에 전압(160)이 최초로 조정 레벨을 초과한 후에 일정 시간주기(166) 동안 대기하는 것을 제공한다.
따라서, 본 발명은 드레인 펌프(131)를 저항 분배기(예를 들어, R1 및 R2)와 스위치(136)를 거쳐서 코어셀 게이트(26)에 연결하고, 언제 전압(VPROG)(160)이 4V에 도달하는지를 결정하고, 그리고 그후 시간(166)이 만료된 때 또는 만료된 후 소프트 프로그램 검증 신호(170)를 센서(150)에 제공하기 위해 채용될 수 있다. 이런 방식에서, 본 발명은 초기 시간(164) 동안 높고/또는 불안정한 전압이 진정되거나 또는 바람직한 소프트 프로그램 검증이 달성될 수 있는 가용 레벨로 진정되는 것을 확실하게 한다. 이것은 드레인 펌프(131)가 프로그래밍 동작 동안 드레인에 전압을 공급하는 것에 부가하여, 소프트 프로그램 검증동안 게이트 전압을 공급하기 위해서 사용되는 것을 허여한다.
도 7에서, 본 발명의 하나 이상의 양상들이 논리 회로(140)에서 구현된다. 논리 회로(140)는 예를 들어, 스위치(136) 및 저항기들(R1 및 R2)을 사용하는 소프트 프로그램 검증 동작 동안 게이트(26)에 조정 전압원(예를 들어, 드레인 펌프(131))을 제공한다. 제 1 전압(예를 들어, 약 2.7V)이 조정 전압원(131)으로부터 게이트(26)에 가해질 때, 센서(150)는 셀(20)에 연결되어 소프트 프로그래밍을 검증하도록 한다. 오버슈트(162)가 진정된 후, 회로(140)는 소프트 프로그래밍을 검증하기 위해서 상태 머신(178)으로부터 센서(150)로 소프트 프로그램 검증 신호(170)를 제공한다. 도시된 구현에서, 소프트 프로그램 검증 신호(170)는 드레인 펌프(131)가 조정점(예를 들어, 약 4V) 보다 큰 값을 가지게 된 후 일정 시간 주기(166) 동안에 센서(150)에 제공된다.
논리 회로(140)는 현재 동작이 소프트 프로그램 검증인지, 그리고 드레인 펌프가 성공적으로 4V의 조정값에 도달됐는지 또는 과도했는지를 결정하기 위해서, 신호들(PGMV, SFPGM, 및 DPOK)을 입력하는 제 1 회로(172)를 포함한다. 예를 들어, SFPGM신호는 소프트 프로그램 및 소프트 프로그램 검증 모드들에 있는 동안 활성화될 수 있고, PGMV는 검증 모드들에 있는 동안 활성화될 수 있다. 또한, DPOK 신호는 조정된 전압(VPROG)(160)이 약 4V의 조정값에 도달하면 활성화된다. 만약 이렇게 되면, 회로(140)는 제 2 회로(174)에 제 1 신호(WAPDEV)를 제공하며, 이 제 2 회로(174)는 결과적으로 일정 시간 주기(166)의 제 1 대기 신호(RWAIT) 표시를 발생시킨다.
RWAIT 신호는 타이머 회로(176)에 제공되며, 이 타이머 회로(176)는 예를 들어 메모리 디바이스에서 여러가지 타이머 태스크들을 위해 사용되는 일반적인 목적의 타이머 회로일 수 있다. 타이머 회로(176)는 RWAIT 신호를 수신하고, 제 1 신호(WAPDEV)후 일정 시간 주기(166) 동안 제 2 대기 신호(WAIT)를 상태 머신(178)에 제공한다. 예를 들어, 일정 시간 주기(166)는 약 200ns 이상 및 약 500ns 이하일 수 있다. 일 실시예에서, 시간 주기(166)는 약 350ns 이상 및 약 450ns 이하이며, 여기서 약 400ns의 주기는 불안정하거나 또는 높은 전압 주기(164)의 종료가 확실히 보증됨을 보여주었다. 이점에 있어서, 소프트 프로그램 검증 동작 동안 여타의 적합한 시간 주기가 확립될 수 있어 불안정하거나 또는 오버슈트 주기(164)는 예방될 수 있다. 예를 들어, 주어진 조정 전압원에 대한 일정 시간 주기는 관련된 조정기의 반응시간 특성에 따라 결정될 수 있다.
판독, 프로그램, 소거, 소프트 프로그램, 및 검증 동작들에 관련된 여러가지 태스크들에 대한 논리 회로(140)에서 사용될 수 있는 상태 머신(178)은 WAIT 신호에 따라 센서(150)에 소프트 프로그램 검증 신호(170)를 제공한다. 도시된 구현에서, 상태 머신(178)은 VERIFY1 상태에서 VERIFY2 상태(도시 않됨)로 변화되기 전에 타이머 회로(176)로부터 WAIT 신호를 수신할 때까지 대기한다. 이러한 방식으로, 일정 시간 주기(166)가 종료(예를 들어, VPROG가 4V에 도달했음을 표시하는 DPOK 신호에 계속하여)할 때 까지 소프트 프로그램 검증은 이루어지지 않으며, 이에 의해 셀 게이트(26)상에서 높거나 또는 불안정한 게이트 전압에 대해 보증한다.
도 8 내지 도 10에서, 몇 개의 관련 신호들의 상관관계를 보여주는 예시적인 타이밍도와 함께, 제 1 및 제 2 회로들(172 및 174)의 예시적인 구현들이 개별적으로 도시되어 있다. 본 발명은 회로들(172 및 174)에 관해서 도시된 구현에 한정되지 않고, 전류 모드가 소프트 프로그램 검증에 있고 드레인 펌프(131)가 조정값 또는 그 이상에 있는 지를 결정하는 여타의 바람직한 장치가 사용될 수 있다는 것을 이해할 것이다. PGMV 및 SFPGM 신호의 모두가 하이(고전위)일 때 소프트 프로그램 검증 모드를 표시하는 NAND 게이트(200)를 통한 회로(172)의 신호(Q2)는 로우(저전위)가 된다. 신호(Q2)가 게이트들(202, 204, 206, 208, 210, 212, 214, 216, 및 218)에 의해 로우로 된 후, 신호(Q1)는 클럭 신호(SCK2)의 두 사이클 이후 하이로 되며, 여기서 SCK2(및 SCK1)의 클럭 사이클(222)들은 그의 펄스폭이 약 200ns 정도 지속된다(도 10 참조).
신호들(Q1 및 Q2)이 모두 로우일 때, OR 게이트(220)에 의해 WAPDEV 신호는 로우로 되며, WAPDEV 신호가 로우일 때, 시간 주기(224)는 약 400ns이다. 여타의 바람직한 시간 주기(224)는 본 발명에 따라 사용될 수 있으며, 이런 바람직한 주기에 의해 VPROG 전압(160)에서 오버슈트(162)가 진정되었음을 보증할 정도로 일정 주기는 충분히 길다(도 6). 제 2 회로(174)는 SFPGM, PGMV, 및 DPOK 신호들과 함께 제 1 회로(172)로부터 WAPDEV 신호를 수신하고, 게이트들(230, 232, 234, 236, 238, 240, 242, 244, 246, 248, 250, 252, 및 254)을 거쳐서 RWAIT 신호를 발생시키며, 여기서 신호들(RW1 및 RW2)중 하나 또는 모두가 하이일 때 RWAIT 신호는 로우가 된다. 이후, RWAIT 신호는 타이머 회로(176)(도 7)에 제공되고 이 타이머 회로는 본 발명에 따른 WAIT 신호를 발생시킨다. 상태 머신(178)이 DPOK 신호(드레인 펌프(131)가 조정 레벨에 도달한 것을 표시함) 직후 소프트 프로그램 검증 신호(170)를 제공하는 것을 허여하는 것이 아니라, 본 발명은 VPROG(160)의 오버슈트(162)(예를 들어, 셀(20)의 게이트(26)에서의 여타의 오버슈트 또는 다른 불안정성)가 드레인 펌프(131)의 조정(도시 않됨)을 통해서 진정되는 동안 일정 시간 주기(166)를 제공한다. 일정 시간 주기가 끝나면, 상태 머신(178)에 의해 소프트 프로그램 검증 신호(170)는 발생되며 소프트 프로그램 검증을 수행한다(예를 들어, 도 4의 블록(80)).
본 발명의 다른 양상은 메모리 디바이스들에서 소프트 프로그래밍을 검증하기 위한 방법들을 제공하며, 이 방법들은 임의의 메모리 디바이스 뿐만 아니라 상기 전술되고 도시된 장치들과 시스템들에서 수행될 수 있다. 본 발명은 소프트 프로그램 검증 동작 동안 조정된 전압원을 전압 분배기를 통해서 메모리 셀 게이트에 제공하는 것, 및 조정된 전압원에서의 오버슈트가 진정된 후 센서를 사용하여 셀의 소프트 프로그래밍을 검증하는 것을 의도한다. 이 검증은 조정된 전압원이 조정 레벨보다 더 크게된 후 예컨대 약 400ns와 같은 일정 시간 주기동안 대기하는 것과 일정 시간 주기 후에 센서를 사용하여 셀과 관련된 전류를 감지하는 것을 포함할 수 있다. 일정 시간 주기동안 대기하는 것은 조정된 전압원이 조정값보다 큰 값을 가지는 경우 제 1 신호를 생성하는 것, 제 1 신호에 따라 일정 시간 주기의 제 1 대기 신호 표시를 발생하는 것, 제 1 신호 후에 일정 시간 주기동안 제 2 대기 신호를 제공하는 것, 및 그후 제 2 대기 신호에 따라 센서에 소프트 프로그램 검증 신호를 제공하는 것을 포함할 수 있다.
본 발명에 따른 일 방법(300)이 도 11에 도시되어 있다. 예시적인 방법(300)은 작용들 또는 사실들의 연속으로서 도시되고 기술되었지만, 일부 작용들은 본 발명에 따라 도시되고 기술된 것들과는 다른 작용들 또는 사실들과 함께 상이한 순서들 및/또는 동시에 발생할 수 있는 바와 같이 본 발명은 이런 작용들 또는 사실들의 도시된 순서에 한정되지 않는다는 점을 이해할 것이다. 또한, 도시된 모든 단계들은 본 발명에 따른 방법을 수행하기 위해 필요하지 않을 수 있다. 또한, 방법(300)은 도시되지 않은 다른 시스템들과 관련해서 뿐만 아니라 여기서 기술되고 도시된 장치들 및 시스템들과 관련하여 수행될 수 있다는 점을 알게 된다. 예를 들어, 방법(300) 및 본 발명의 범주 내의 다른 방법들은 도 5와 도 7의 논리 회로(140)에서 수행될 수 있다.
단계(302)에서 시작하여, 소프트 프로그램 검증 동작이 초기화되고 단계(304)에서 조정된 전압원(VPROG)이 전압 분배기를 통하여 코어 셀 게이트에 연결된다. 예를 들어, 스위칭 디바이스(136) 뿐만 아니라 저항들(R1 및 R2)을 사용하여, 드레인 펌프(131)의 전압(VPROG)(160)이 도 7에 도시된 바와 같이 셀(20)의 게이트(26)에 연결될 수 있다. 단계(306)에서, VPROG가 소정 레벨, 예컨대 (예를 들어, 전술한 신호(DPOK)에 의해 표시된 바와 같이) 약 4V로 상승했는지에 관해서 결정하게 된다. 만약 아니라고 결정되면, VPROG가 단계(306)에서 4V 이상이 되는 것으로 인식될 때까지 방법(300)은 단계(308)에서 대기한다. 이후, VPROG 전압에서 임의의 오버슈트 또는 불안정성이 진정될 때까지 방법(300)은 단계(310)에서 대기하게 된다. 예를 들어, VPROG(도 6)에서의 오버슈트(162)가 진정되었음을 보증할 수 있도록, 방법(300)은 단계(310)에서 일정 시간 주기(예를 들어, 약 400ns) 동안 대기할 수 있다. 그후 셀의 소프트 프로그래밍은 단계(312)에서 검증되고, 이후 방법(300)은 단계(314)에서 종료한다. 단계(310)에서의 대기 주기가 없다면, 단계(312)에서의 소프트 프로그램 검증은 검증된 코어 셀의 게이트에서의 부적합한(예를 들어, 높거나 불안정한) 전압 레벨들에 기인한 에러들을 나타내게 될 수 있다. 따라서, 방법(300)은 게이트 전압 레벨들에서의 오버슈트 및/또는 불안정성과 관련된 비정상적인 소프트 프로그램 검증 결과들을 완화시키거나 피하게 한다.
비록 본 발명이 하나 이상의 구현들에 관해서 보여지고 기술되었지만, 본 원과 첨부 도면들을 판독하고 이해할 때 균등한 대안들과 수정들이 당업자들에게 생각날 것이다. 전술한 컴포넌트들(어셈블리들, 디바이스들, 회로들, 등)에 의해 수행되는 여러 기능들에 특별히 관련하여, 달리 표시되지 않는한 이런 컴포넌트들을 기술하는데 사용되는 용어들("수단"에 대한 참조도 포함함)은 본 발명의 도시된 예시적인 구현들에서의 기능을 수행하는 개시된 구조에 구조적으로 균등하지 않다하더라도, 기술된 콤포넌트의 특정 기능을 수행하는 여타의 컴포넌트(즉, 기능적으로 균등한 컴포넌트)에 대응하도록 의도된 것이다. 또한, 본 발명의 특별한 피쳐(feature)는 여러 구현들중 오직 하나와 관련하여 개시되었지만은 이런 피쳐는 여타의 주어진 또는 특정 응용에 대해 필요하거나 유익할 수 있는 다른 구현들의 하나 이상의 다른 피쳐들과 결합될 수 있다. 또한, 명세서 및 청구범위에 기재된 "구비하는", "가지고 있는", "가지는", "갖는" 등의 용어들은 "포함하는" 의미를 갖는 것으로도 해석되어야 한다.
장치들과 방법들은 메모리 셀들의 프로그래밍을 검증하기 위한 메모리 디바이스들의 분야에 이용될 수 있다.

Claims (10)

  1. 게이트(26), 드레인(22) 및 소스(24)를 가지며, 적어도 일 비트의 정보를 저장하는 적어도 하나의 코어 셀(20)과;
    소프트 프로그램 검증 동작 동안 조정 전압원(130)으로 하여금 상기 게이트(26)에 제 1 전압을 인가하게 하는 논리 회로(140)와; 그리고
    상기 소프트 프로그램 검증 동작 동안 상기 적어도 하나의 코어 셀(20)과 관련되고, 소프트 프로그램 검증 신호(170)에 따라 상기 적어도 하나의 코어 셀(20)의 소프트 프로그래밍을 검증하는 센서(150)를 포함하며,
    여기서, 상기 논리 회로(140)는 상기 소프트 프로그램 검증 신호(170)를 상기 센서(150)에 제공하여, 상기 제 1 전압에서의 오버슈트가 종료된 후에 상기 적어도 하나의 코어 셀(20)의 소프트 프로그래밍 검증을 개시하는 것을 특징으로 하는 메모리 디바이스(10).
  2. 제 1 항에 있어서,
    상기 제 1 전압이 제 2 전압(160) 보다 더 큰 값을 가진 후, 상기 논리 회로(140)는 상기 소프트 프로그램 검증 신호(170)를 일정 시간 주기(166) 동안 상기 센서(150)에 공급하는 것을 특징으로 하는 메모리 디바이스(10).
  3. 제 2 항에 있어서, 상기 논리 회로(140)는,
    상기 제 1 전압이 상기 제 2 전압(160) 보다 더 큰 값을 가질 때 제 1 신호(WAPDEV)를 생성하는 제 1 회로(172)와;
    상기 제 1 신호(WAPDEV)를 수신하고, 상기 제 1 신호(WAPDEV)에 따라 상기 일정 시간 주기(166)를 표시하는 제 1 대기 신호(RWAIT)를 발생시키는 제 2 회로(174)와;
    상기 제 1 대기 신호(RWAIT)를 수신하고, 상기 제 1 신호(WAPDEV) 이후 상기 일정 시간 주기(166) 동안 제 2 대기 신호(WAIT)를 제공하는 타이머 회로(176)와; 그리고
    상기 제 2 대기 신호(WAIT)에 따라 상기 센서(150)에 상기 소프트 프로그램 검증 신호(170)를 제공하는 상태 머신(178)을 포함하는 것을 특징으로 하는 메모리 디바이스(10).
  4. 제 3 항에 있어서,
    상기 제 2 전압(160)은 4V 이상이고, 상기 제 1 전압은 2.7V 이상이며, 그리고 상기 일정 시간 주기(166)는 200ns 내지 500ns인 것을 특징으로 하는 메모리 디바이스(10).
  5. 제 3 항에 있어서,
    상기 조정 전압원(130)은 프로그래밍 동작 동안 상기 적어도 하나의 코어 셀(20)의 상기 드레인(22)에 선택적으로 연결되는 드레인 펌프(131)를 포함하는 것을 특징으로 하는 메모리 디바이스(10).
  6. 제 2 항에 있어서,
    상기 일정 시간 주기(166)는 350ns 내지 450ns인 것을 특징으로 하는 메모리 디바이스(10).
  7. 게이트(26), 드레인(22) 및 소스(24)를 갖는 적어도 하나의 코어 셀(20)을 가지는 메모리 디바이스(10)에서 소프트 프로그래밍을 검증하는 방법(300)에 있어서,
    소프트 프로그램 검증 동작(302) 동안 조정 전압원(130)으로 하여금 전압 분배기(R1, R2)를 통해 상기 게이트(26)에 제 1 전압을 인가하게 하는 단계(304)와; 그리고
    상기 제 1 전압에서의 오버슈트(162)가 진정된(310) 후 센서(150)를 이용하여 상기 적어도 하나의 코어 셀(20)의 소프트 프로그래밍을 검증하는 단계(312)를 포함하는 것을 특징으로 하는 메모리 디바이스에서 소프트 프로그래밍을 검증하는 방법.
  8. 제 7 항에 있어서,
    상기 소프트 프로그래밍을 검증하는 단계(312)는,
    상기 제 1 전압이 제 2 전압(160) 보다 더 크게 된 후 일정 시간 주기(166) 동안 대기하는 단계(310)와; 그리고
    상기 일정 시간 주기(166) 이후 상기 센서(150)를 이용하여 상기 적어도 하나의 코어 셀(20)과 관련된 전류를 감지하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스에서 소프트 프로그래밍을 검증하는 방법.
  9. 제 8 항에 있어서, 상기 일정 시간 주기(166) 동안 대기하는 단계(310)는,
    상기 제 1 전압이 상기 제 2 전압(160) 보다 큰 값을 가질 때 제 1 신호(WAPDEV)를 생성하는 단계와;
    상기 제 1 신호(WAPDEV)에 따라 상기 일정 시간 주기(166)를 표시하는 제 1 대기 신호(RWAIT)를 발생시키는 단계와;
    상기 제 1 신호(WAPDEV) 이후 상기 일정 시간 주기(166) 동안 제 2 대기 신호(WAIT)를 제공하는 단계와; 그리고
    상기 제 2 대기 신호(WAIT)에 따라 상기 센서(150)에 소프트웨어 프로그램 검증 신호(170)를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스에서 소프트 프로그래밍을 검증하는 방법.
  10. 제 8 항에 있어서,
    상기 일정 시간 주기(166) 동안 대기하는 단계는, 상기 제 1 전압이 상기 제 2 전압(160) 보다 크게 된 이후, 350ns 내지 450ns 동안 대기하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스에서 소프트 프로그래밍을 검증하는 방법.
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